信号转换器、工作周期校正器与差分时钟产生器 |
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| 申请号 | CN202010320873.6 | 申请日 | 2020-04-22 | 公开(公告)号 | CN112311380B | 公开(公告)日 | 2024-04-30 |
| 申请人 | 智原科技股份有限公司; | 发明人 | 维诺德·库马尔·加恩; | ||||
| 摘要 | 本 发明 是为一种 信号 转换器、工作周期校正器与差分时钟产生器。差分时钟产生器包含信号转换器与工作周期校正器。信号转换器可校正偏斜失真，且工作周期校正器可校正工作周期失真。具有信号转换器与工作周期校正器的差分时钟产生器可应用在高频操作的通信装置中。 | ||||||
| 权利要求 | 1.一差分时钟产生器，包含： |
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| 说明书全文 | 信号转换器、工作周期校正器与差分时钟产生器技术领域[0001] 本发明涉及一种信号转换器、工作周期校正器与差分时钟产生器，且特别涉及一种在将单一时钟信号转换为差分时钟信号时，使差分时钟信号具有最小化的偏斜与工作周期失真的信号转换器、工作周期校正器与差分时钟产生器。 背景技术[0002] 高速的通信装置具有用于传送与接收信号的收发器，且高速通信装置的收发器中经常使用可将平行输入转换为序列输出及/或将序列输入转换为平行输出的串列器‑解串列器(serializer/de‑serializer，简称为SerDes)。 [0003] 请参见图1，其是多通道SerDes收发器内的方块的示意图。多通道SerDes收发器代表收发器具有多对的传送器与接收器。图1所示的SerDes收发器10为4‑通道SerDes收发器。 [0004] 传送器(Tx)11与接收器(Rx)13的运行都需要时钟信号。但是，若在每个传送器11与接收器13分别提供时钟产生器，则需占用大量空间与消耗大量功率。因此，以集中化的方式设置时钟源15，用于产生供传送器11与接收器13共用的单一时钟信号sCLK。举例来说，时钟源15可为锁相回路(phase‑locked loop)。 [0005] 单一时钟信号sCLKin产生后，将散布至每个传送器11与接收器13。另，传送器11与接收器13需能将单一时钟信号sCLK转换为差分时钟信号dCLKout。 [0006] 请参见图2，其是差分时钟产生器的示意图。差分时钟产生器17具有一个单一输入节点(single input node)与两个差分输出节点(differential output nodes)。经由单一输入节点，差分时钟产生器17接收单一时钟信号sCLKin。接着，将单一时钟信号sCLKin转换为两个输出时钟信号Sout、Sout’。差分时钟信号dCLKout相当于输出时钟信号Sout、Sout’之间的差值。 [0007] 在图2中，利用一个具有上升缘和下降缘的单一时钟信号sCLKin的脉冲，说明差分时钟产生器的运行。在本文中，假设输出时钟信号Sout与单一时钟信号sCLKin的转变方向(transition)维持一致。另一方面，假设输出时钟信号Sout’与单一时钟信号sCLKin的转变方向互为反向。 [0008] 理想状况下，输出时钟信号Sout的上升缘与输出时钟信号Sout’的下降缘应彼此对齐，且输出时钟信号Sout的下降缘与输出时钟信号Sout’的上升缘应彼此对齐。但是，基于以下因素，现有的差分时钟产生器并不容易维持这种对齐的关是。 [0009] 如前所述，传送器11与接收器13各自具有一个差分时钟产生器。但是，随着传送器11与接收器13的数量增加，时钟源15与传送器11和接收器13之间的距离d1、d2也更长。例如，在4‑通道的SerDes收发器中，距离d1、d2可能较1mm更长。 [0010] 单一时钟信号sCLKin经传送长距离d1、d2后，其品质可能严重受损。连带的，差分时钟产生器17的运行将受影响，且输出时钟信号Sout、Sout’的精准度变差。再者，制程(process)、电压(voltage)与温度(temperature)(简称为PVT)参数的变异也可能影响差分时钟产生器17，使输出时钟信号Sout、Sout’的精准度受影响。因此，输出时钟信号Sout、Sout’可能存在一些非理想特性，例如偏斜与工作周期失真。 [0011] 在高频应用时，单一时钟信号sCLKin的周期较短，且输出时钟信号Sout、Sout’的容错率(tolerance margin)受到更多限制。因此，如何能确保输出时钟信号Sout、Sout’的精准度，尤其是针对高频应用的SerDes收发器，已成为一严峻的议题。 发明内容[0012] 本发明涉及一种信号转换器、工作周期校正器与差分时钟产生器。差分时钟产生器包含可使偏斜最小化的信号转换器，以及可减少工作周期失真的工作周期校正器。 [0013] 根据本发明的第一方面，提出一种信号转换器。信号转换器将单一输入信号(Sin)转换为第一差分转换信号与第二差分转换信号。信号转换器包含：传输闸、初步反向器以及偏斜校正电路。传输闸接收并延迟单一输入信号(Sin)而产生迟延输入信号。初步反向器接收并使单一输入信号(Sin)反向而产生反向输入信号。偏斜校正电路包含：第一输入节点、第二输入节点、第一输出节点、第二输出节点、第一偏斜校正反向器、第一偏斜校正缓冲器、第二偏斜校正反向器，以及第二偏斜校正缓冲器。第一输入节点电连接于传输闸并接收迟延输入信号。第二输入节点电连接于初步反向器并接收反向输入信号。第一输出节点输出第一差分转换信号。第二输出节点输出第二差分转换信号。第一偏斜校正反向器电连接于第一输入节点与第一输出节点，其是使迟延输入信号反向。第一偏斜校正缓冲器电连接于第二输入节点与第一输出节点，其是使反向输入信号缓冲。其中，第一偏斜校正反向器与第一偏斜校正缓冲器共同产生第一差分转换信号。第二偏斜校正反向器电连接于第二输入节点与第二输出节点，其是使反向输入信号反向。第二偏斜校正缓冲器电连接于第一输入节点与第二输出节点，其是使迟延输入信号缓冲。其中，第二偏斜校正反向器与第二偏斜校正缓冲器是于第二输出节点共同产生第二差分转换信号。第一差分转换信号与第二差分转换信号彼此反向。 [0014] 根据本发明的第二方面，提出一种工作周期校正器。工作周期校正器包含：用于接收第一校正输入信号的第一输入节点、用于接收第二校正输入信号的第二输入节点、用于输出第一周期校正后的输出信号的第一输出节点、用于输出第二周期校正后的输出信号的第二输出节点、上方信号路径、下方信号路径、第一电阻、一第二电阻，以及复本反向器。上方信号路径包含：第一电容以及第一校正反向器。第一电容电连接于第一输入节点与第一间接节点。第一电容过滤第一校正输入信号的DC成分，并据以在第一间接节点产生第一间接信号。第一校正反向器电连接于第一间接节点与第一输出节点。第一校正反向器将第一间接信号反向，并据以产生第一周期校正后的输出信号。下方信号路径包含：第二电容以及第二校正反向器。第二电容电连接于第二输入节点与第二间接节点。第二电容过滤第二校正输入信号的DC成分并，并据以在第二间接节点产生第二间接信号。第二校正反向器电连接于第二间接节点与第二输出节点。第二校正反向器使第二间接信号反向，并据以产生第二周期校正后的输出信号。第一电阻电连接于第一间接节点与偏压节点。第二电阻电连接于第二间接节点与偏压节点。复本反向器电连接于偏压节点。复本反向器在偏压节点产生偏压信号。偏压信号相当于第一间接信号和第二间接信号的平均。 [0016] 为了对本发明的上述及其他方面有优选的了解，下文特举实施例，并配合附图详细说明如下： [0017] 图1，其是多通道SerDes收发器的示意图。 [0018] 图2，其是差分时钟产生器的示意图。 [0019] 图3，其是根据本公开实施例的差分时钟产生器的示意图。 [0020] 图4，其是根据本公开实施例的信号转换器的示意图。 [0021] 图5A、图5B，其是以不同实现方式偏斜校正缓冲器的示意图。 [0022] 图6，其是根据本公开实施例，与信号转换器相关的信号的示意图。 [0023] 图7，其是根据本公开实施例的工作周期校正器的示意图。 [0024] 图8，其是具有偏斜校正电路的工作周期校正器的示意图。 [0025] 图9，其是根据本公开实施例的差分时钟产生器的设计的示意图。 [0026] 图10，其是驱动电路的实现方式的示意图。 [0027] 其中，附图标记说明如下： [0028] 10：SerDes收发器 [0029] 11：传送器 [0030] 13：接收器 [0031] TX：传送器 [0032] RX：接收器 [0033] 15：时钟源 [0034] d1，d2：距离 [0035] 17：差分时钟产生器 [0036] sCLKin：单一时钟信号 [0037] Sout，Sout’：输出时钟信号 [0038] dCLKout：差分时钟信号 [0039] 30：差分时钟产生器 [0040] 31，91：输入缓冲器/反向器 [0041] 33，93：信号转换器 [0042] 31a，37a，37b，341a，341b：反向器 [0043] Sin：单一输入信号 [0044] Scnv，Scnv’：差分转换信号 [0045] 34：驱动电路 [0046] Scri，Scri’：校正输入信号 [0047] 35，95：工作周期校正器 [0048] 37，97：输出缓冲器/反向器 [0049] Scro，Scri’：周期校正后的输出信号 [0050] Nin：输入节点 [0051] Ncnv，Ncnv’：输出节点 [0052] 331：传输闸 [0053] 332：初步反向器 [0054] 334，335：交叉耦合反向器 [0055] 333，343：偏斜校正电路 [0056] 3335，635，637，675，677，551a，551b：偏斜校正缓冲器 [0057] 3331，3333：偏斜校正反向器 [0058] Ninv，Ndly：输入节点 [0059] Sinv：反向输入信号 [0060] Sdly：迟延输入信号 [0061] Vdd：供应电压 [0062] Gnd：接地电压 [0063] P1，P2，P3，P4：PMOS晶体管 [0064] N1，N2，N3，N4：NMOS晶体管 [0065] 675a，675b，677a，677b：缓冲反向器 [0066] Tclk：周期 [0067] ΔTdly，ΔTinv：时间差 [0068] t1，t2，t3，t4，t5，t6：时点 [0069] inv_rpl：复本反向器 [0070] C1，C2：电容 [0071] r1，r2：电阻 [0072] Nbs：偏压节点 [0073] Sbs：偏压信号 [0074] inv1，inv2：校正反向器 [0075] 90：差分时钟产生器 具体实施方式[0076] 请参见图3，其是根据本公开实施例的差分时钟产生器的示意图。差分时钟产生器30包含输入缓冲器/反向器31、(单一转差分)信号转换器33、工作周期校正器35，以及输出缓冲器/反向器37。在本文中，信号转换器33可用于校正(相位)偏斜失真，而工作周期校正器35可用于校正工作周期失真。通过校正偏斜与工作周期失真的功能，可使输出时钟信号Sout、Sout’的变化彼此反向，且输出时钟信号Sout、Sout’的工作周期等于50％。 [0077] 输入缓冲器/反向器31包含至少一个反向器31a，且输出缓冲器/反向器37包含反向器37a、37b。输入缓冲器/反向器31接收单一时钟信号sCLKin后，将单一时钟信号sCLKin加以缓冲/反向并产生单一输入信号Sin。单一时钟信号sCLKin与单一输入信号Sin均属于单端信号。接着，信号转换器33将单一输入信号Sin转换为成对的差分信号，即，差分转换信号Scnv、Scnv’。 [0078] 若选用驱动电路34时，可提升输出时钟信号Sout、Sout’的驱动能力。驱动电路34接收差分转换信号Scnv、Scnv’并产生校正输入信号Scri、Scri’。接着，工作周期校正器35根据校正输入信号Scri、Scri’产生周期校正后的输出信号Scro、Scri’。未使用驱动电路34时，工作周期校正器35直接以接收到的差分转换信号Scnv、Scnv’作为校正输入信号Scri、Scri’。 [0079] 周期校正后的输出信号Scro、Scri’将进一步传送至输出缓冲器/反向器37。接着，输出缓冲器/反向器37内的反向器37a、37b分别对周期校正后的输出信号Scro、Scri’进行缓冲/反向后，将产生输出时钟信号Sout、Sout’。图3示出上方信号路径与下方信号路径。关于上方信号路径与下方信号路径的进一步细节将于下说明。 [0080] 请参见图4，其是根据本公开实施例的信号转换器的示意图。信号转换器33包含输入节点Nin、输出节点Ncnv、Ncnv’、传输闸331、初步反向器332，成对的交叉耦合反向器334、335以及偏斜校正电路333。 [0081] 传输闸331与初步反向器332经由输入节点Nin而持续接收单一输入信号Sin。接着，维持导通(always‑on)的传输闸331延迟单一输入信号Sin并据以产生迟延输入信号Sdly。换言之，单一输入信号Sin将经由传输闸331传递。因此，迟延输入信号Sdly的转变方向与单一输入信号Sin的转变方向是一致的。另一方面，初步反向器332对单一输入信号Sin加以反向后产生反向输入信号Sinv。反向输入信号Sinv的转变方向与单一输入信号Sin的转变方向相反。 [0082] 理想状况下，传输闸331与初步反向器332产生转变的速度应彼此相等。据此，迟延输入信号Sdly的上升转变时点理应对齐于反向输入信号Sinv的转变时点，反之亦然。但是，传输闸331与初步反向器332的延迟并不匹配，尤其是PVT条件发生变动的时候。 [0083] 为便于说明，本文假设迟延输入信号Sdly的上升缘领先反向输入信号Sinv的下降缘。但是，实际应用时，迟延输入信号Sdly的上升缘可能领先或落后反向输入信号Sinv的下降缘。 [0084] 偏斜校正电路333包含输入节点Ndly、Ninv、输出节点、偏斜校正反向器3331、3333，以及偏斜校正缓冲器3335、3337。输入节点Ndly、Ninv分别电连接于传输闸331的输出与初步反向器332的输出。在某些情况中，交叉耦合反向器334、335可电连接于输入节点Ndly,Ninv间。交叉耦合反向器334将迟延输入信号Sdly反向并驱动反向输入信号Sinv。交叉耦合反向器335将反向输入信号Sinv反向并驱动迟延输入信号Sdly。 [0085] 在偏斜校正电路333的输出节点所产生的信号，直接被视为差分转换信号Scnv、Scnv’。偏斜校正反向器3331与偏斜校正缓冲器3335属于上方信号路径，而偏斜校正反向器3333与偏斜校正3337属于下方信号路径。 [0086] 偏斜校正反向器3331与偏斜校正缓冲器3337均接收迟延输入信号Sdly。换言之，位在上方信号路径的偏斜校正反向器3331，以及位在下方信号路径的偏斜校正缓冲器3337，均自传输闸3331接收其输入。反向器3333与偏斜校正缓冲器3335均接收反向输入信号Sinv。换言之，位在下方信号路径的偏斜校正反向器3333，以及位在上方信号路径的偏斜校正缓冲器3335，均自初步反向器3332接收其输入。 [0087] 偏斜校正反向器3331用于使迟延输入信号Sdly反向，而偏斜校正缓冲器3335用于使反向输入信号Sinv缓冲。由于偏斜校正反向器3331与偏斜校正缓冲器3335的输出电连接于输出节点Ncnv，偏斜校正反向器3331的输出与偏斜校正缓冲器3335的输出彼此互相连接，并共同用于产生差分转换信号Scnv。差分转换信号Scnv的转变方向，与迟延输入信号Sdly和单一输入信号Sin的转变方向彼此反向。 [0088] 偏斜校正反向器3333将反向输入信号Sinv反向，且偏斜校正缓冲器3337用于缓冲迟延输入信号Sdly。由于偏斜校正反向器3333的输出与偏斜校正缓冲器3337的输出电连接于输出节点Ncnv’，偏斜校正反向器3333的输出与偏斜校正缓冲器3337的输出彼此相接，并共同产生差分转换信号Scnv’。差分转换信号Scnv’的转变方向与反向输入信号Sinv的转变方向相反，但与单一输入信号Sin的转变方向一致。 [0089] 由于上方信号路径与下方信号路径彼此对称的缘故，即使PVT参数的变动较大，偏斜校正电路333仍可维持其效能。请参见图5A、图5B，其是以不同方式实现偏斜校正缓冲器3335、3337的示意图。 [0090] 在图5A中，偏斜校正缓冲器635、637均以NMOS‑PMOS对实现。在偏斜校正缓冲器635中，NMOS晶体管N1与PMOS晶体管P1共同决定差分转换信号Scnv。NMOS晶体管N1电连接于供应电压Vdd、输入节点Ninv与输出节点Ncnv，而PMOS晶体管P1电连接于接地电压Gnd、输入节点Ninv与输出节点Ncnv。NMOS晶体管N1选择性上拉差分转换信号Scnv，且PMOS晶体管P1选择性下拉差分转换信号Scnv。在偏斜校正缓冲器637中，NMOS晶体管N2与PMOS晶体管P2共同决定差分转换信号Scnv’。NMOS晶体管N2电连接于供应电压Vdd、输入节点Ndly与输出节点Ncnv’，且PMOS晶体管P2电连接于接地电压Gnd、输入节点Ndly与输出节点Ncnv’。NMOS晶体管N2选择性上拉差分转换信号Scnv’，而PMOS晶体管P2选择性下拉差分转换信号Scnv’。 [0091] 当迟延输入信号Sdly由逻辑低电平转换至逻辑高电平时，反向输入信号Sinv由逻辑高电平转换至逻辑低电平。在此同时，偏斜校正缓冲器635中的NMOS晶体管N1断开，且PMOS晶体管P1导通。PMOS晶体管P1的导通将使差分转换信号Scnv下拉至接地电压Gnd(逻辑低电平)。此外，在偏斜校正缓冲器637中，NMOS晶体管N2导通，而PMOS晶体管P2为断开。NMOS晶体管N2的导通将使差分转换信号Scnv’上拉至供应电压Vdd(逻辑高电平)。 [0092] 当迟延输入信号Sdly由逻辑高电平转换至逻辑低电平时，反向输入信号Sinv由逻辑低电平转换至逻辑高电平。在此同时，在偏斜校正缓冲器635中，NMOS晶体管N1导通，而PMOS晶体管P1关闭(断开)。NMOS晶体管N1的导通将使差分转换信号Scnv上拉至供应电压Vdd(逻辑高电平)。此外，在偏斜校正缓冲器637中，NMOS晶体管N2关闭(断开)，而PMOS晶体管P2导通。PMOS晶体管P2的导通将使差分转换信号Scnv’下拉至接地电压Gnd(逻辑低电平)。 [0093] 在图5B中，偏斜校正缓冲器675、677各自包含两个缓冲反向器675a、675b、677a、677b。在偏斜校正缓冲器675中，缓冲反向器675a电连接于输入节点Ninv，且缓冲反向器 675b电连接于缓冲反向器675a与输出节点Ncnv。在偏斜校正缓冲器677中，缓冲反向器677a电连接于输入节点Ndly，且缓冲反向器677b电连接于缓冲反向器677a与输出节点Ncnv’。 [0094] 请参见图6，其是根据本公开实施例，与信号转换器相关的信号的示意图。纵轴代表不同信号的电压(大小)。横轴代表时间。第一个波形代表单一输入信号Sin，其余的波形则以两个点状矩形加以分类。第一个点状矩形内为迟延输入信号Sdly与反向输入信号Sinv，而第二个点状矩形内为差分转换信号Scnv1、Scnv2。 [0095] 请同时参看图4与图6。在信号转换器33的输入节点Nin上，单一输入信号Sin在时点t1上升。传输闸331产生迟延输入信号Sdly时将略为迟延，且反向器432b产生反向输入信号Sinv时另外产生些迟延。因此，在单一输入信号Sin的上升缘与迟延输入信号Sdly的上升缘之间，存在因传输闸331的迟延所产生的时间差ΔTdly。同样的，在单一输入信号Sin的上升缘与反向输入信号Sinv的下降缘之间，存在因初步反向器332的延迟所产生的另一个时间差ΔTinv。在图6中，假设迟延输入信号Sdly的上升缘领先反向输入信号Sinv的下降缘。当然，迟延输入信号Sdly的上升缘也可能落后反向输入信号Sinv的下降缘。 [0096] 采用交叉耦合反向器334、335时，时点t2与时点t3之间的时间差将减少。亦即，迟延输入信号Sdly上升的时点，与反向输入信号Sinv下降的时点更为接近。 [0097] 偏斜校正电路333在接收迟延输入信号Sdly与反向输入信号Sinv后，于时点t4产生差分转换信号Scnv、Scnv’。由于上方信号路径与下方信号路径各自包含偏斜校正反向器的缘故，差分转换信号Scnv、Scnv’的转变方向，与迟延输入信号Sdly和反向输入信号Sinv的转变方向相反。也就是说，随着迟延输入信号Sdly的上升，差分转换信号Scnv将下降；以及，随着反向输入信号Sinv的下降，差分转换信号Scnv’将上升。 [0098] 根据图4所示的实施例，差分转换信号Scnv由位于上方信号路径的偏斜校正反向器3331与偏斜校正缓冲器3335共同产生。偏斜校正反向器3331与偏斜校正缓冲器3335分别接收迟延输入信号Sdly与反向输入信号Sinv作为其输入。据此，差分转换信号Scnv的产生，同时取决于迟延输入信号Sdly与反向输入信号Sinv。同样的，在图4中，差分转换信号Scnv’由位于下方信号路径的偏斜校正反向器3333与偏斜校正缓冲器3337共同产生。偏斜校正反向器3333与偏斜校正缓冲器3337分别接收反向输入信号Sinv与迟延输入信号Sdly作为其输入。据此，差分转换信号Scnv’的产生，同时取决于反向输入信号Sinv与迟延输入信号Sdly。 [0099] 如前所述，差分转换信号Scnv、Scnv’的产生均基于迟延输入信号Sdly与反向输入信号Sinv。因此，即便差分转换信号Scnv、Scnv’的转变方向彼此相反，但差分转换信号Scnv、Scnv’仍将同时(例如，于时点t4)转换。 [0100] 在图6中，时点t1与时点t6的期间代表单一输入信号Sin的周期(即，Tclk)。同样的，迟延输入信号Sdly、反向输入信号Sinv与差分转换信号Scnv、Scnv’的周期均为Tclk。单一输入信号Sin的工作周期可通过计算时点t1与时点t5之间的期间，和时点t1与时点t6之间的期间两者的比率而得出。理想状况下，差分转换信号Scnv、Scnv’的工作周期等于50％。但是，仍可能因工作周期失真的缘故，导致差分转换信号Scnv、Scnv’的工作周期不等于 50％。因此，可搭配工作周期校正器的使用，解决工作周期失真的问题。 [0101] 请参见图7，其是根据本公开实施例的工作周期校正器的示意图。工作周期校正器35包含电容C1、C2、(偏压)电阻r1、r2、校正反向器inv1、inv2与复本反向器inv_rpl。电容C1、电阻r1与反向器inv1的输入端共同电连接于间接节点Ncrm。电容C2、电阻r2，以及校正反向器inv2的输入端共同电连接于间接节点Ncrm’。位于间接节点Ncrm、Ncrm’的信号分别定义为间接信号Scrm、Scrm’。复本反向器inv_rpl的输入端和输出端均共同电连接于Nbs。 亦即，复本反向器inv_rpl采用自我偏压(self‑biased)。 [0102] 电容C1、C2分别滤除校正输入信号Scri、Scri’的DC成分。复本反向器inv_rpl在偏压节点Nbs产生偏压信号Sbs。电阻r1、r2的电阻值设计为相等时，偏压信号Sbs相当于间接信号Scrm、Srm’的平均，即，平衡值(equilibrium value)。通过将偏压信号Sbs维持在平衡值的方式，偏压信号Sbs可分别经由电阻r1、r2而影响间接信号Scrm、Srm’。因此，在间接节点Ncrm，偏压信号Sbs可经由电阻r1而间接影响差分转换信号Scnv1的AC成分。同理，在间接节点Ncrm’，偏压信号Sbs可经由电阻r2而间接影响差分转换信号Scnv2的AC成分。 [0103] 换言之，间接信号Scrm、Scrm’经由电阻r1、r2而互相影响，进而形成一种彼此牵制的关系。连带的，间接信号Scrm、Scrm’的工作周期将等于50％，且周期校正后的输出信号Scro、Scri’的工作周期亦然。 [0104] 理想状况下，电阻r1、r2的电阻值相等。然而，即便电阻r1、r2的电阻值不完全相等时，周期校正后的输出信号Scro、Scri’的工作周期并不会受到影响。换言之，因为电阻r1、r2并不在上方/下方信号路径中，即使电阻r1、r2不匹配，仍不致于影响上方信号路径与下方信号路径的延迟。 [0105] 请参见图8，其是具有偏斜校正电路的工作周期校正器的示意图。与图7相较，工作周期校正器55还包含以NMOS‑PMOS实现的偏斜校正缓冲器551a、551b。偏斜校正缓冲器551a包含NMOS晶体管N3与PMOS晶体管P3，而偏斜校正缓冲器551b包含NMOS晶体管N4与PMOS晶体管P4。在图8中，校正反向器inv1、inv2以及偏斜校正缓冲器551a、551b的组合可共同作为偏斜校正电路使用。因此，周期校正后的输出信号Scro、Scri’并不会有偏斜失真。偏斜校正缓冲器的实现方式并不局限于图8的举例。 [0106] 请参见图9，其是根据本公开实施例的差分时钟产生器的设计的示意图。差分时钟产生器90包含输入缓冲器/反向器91、信号转换器93、工作周期校正器95，以及输出缓冲器/反向器97。此处不再重述关于输入缓冲器/反向器91、信号转换器93、工作周期校正器95与输出缓冲器/反向器97的设计。有时候，差分时钟产生器90还可包含驱动电路。 [0107] 请参见图10，其是驱动电路的实现方式的示意图。上方信号路径接收差分转换信号Scnv并产生校正输入信号Scri。下方信号路径接收差分转换信号Scnv’并产生校正输入信号Scri’。 [0108] 驱动电路34包含两个反向器串列。上方的反向器串列包含反向器341a，而下方的反向器串列包含反向器341b。在上方的反向器串列中的反向器341a的数量，等于在下方的反向器串列中的反向器341b的数量。为便于说明，假设上方的反向器串列为一同向路径，以及假设下方的反向器串列为一反向路径。然而，在实际应用中，反向器341a、341b的实际数量可能影响校正输入信号Scri、Scri’的相位。为避免反向器341a、341b衍生潜在的偏斜，另可搭配偏斜校正电路343使用。此处不再赘述偏斜校正电路343的细节。 [0109] 综上，此处的差分时钟产生器可使差分转换信号Scnv、Scnv’的偏斜与工作周期失真最小化。信号转换器具有偏斜校正电路，借此确保差分转换信号Scnv1、Scnv2的边缘彼此对齐。此外，通过在工作周期校正器使用复本反向器inv_rpl与电阻r1、r2，可使输出时钟信号Sout、Sout’的工作周期维持在50％。由于信号转换器与工作周期校正器的操作可随着输入信号的特性而动态改变，差分时钟产生器的设计可承受PVT的变异。 [0110] 本文解决相位偏斜与工作周期失真的问题。根据本公开的实施例，差分时钟产生器所产生的输出时钟信号Sout、Sout’不具偏斜与工作周期失真。因此，此处提出的差分时钟产生器适合用于操作在非常高频的SerDes传送器与接收器。 [0111] 综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。 |
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