1.一种信号传输电路，接收在第一电压电平和接地电平之间摆动的第一信号，通过使用具有第二电压电平的操作电源进行操作，并输出在第三电压电平和所述接地电平之间摆动的第二信号，所述信号传输电路包括：
第一设置电路；以及
第二设置电路，
其中当所述第一电压电平高于所述第二电压电平时，所述第一设置电路将所述第三电压电平设置为与所述第二电压电平相同，并且
其中所述第二设置电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述第三电压电平设置为与所述第一电压电平相同。
2.根据权利要求1所述的信号传输电路，其中当所述第一电压电平低于或等于所述第二电压电平时，所述第一设置电路进入不干扰所述第二设置电路的操作的模式。
3.根据权利要求2所述的信号传输电路，其中所述第二设置电路通过检测所述第一电压电平何时高于所述第二电压电平，进入不干扰所述第一设置电路的操作的模式。
4.根据权利要求3所述的信号传输电路，其中所述第二设置电路包括：
第一开关，响应于接收所述第一信号的输入节点与输出所述第二信号的输出节点之间的检测节点的电压电平而被控制；以及
检测电路，通过检测所述第一电压电平和所述第二电压电平之间的差来设置所述检测节点的电压电平。
5.根据权利要求4所述的信号传输电路，
其中所述检测电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述检测节点的电压电平设置为接通所述第一开关的电压电平，并且
其中所述检测电路通过检测所述第一电压电平何时高于所述第二电压电平，将所述检测节点的电压电平设置为关断所述第一开关的电压电平。
6.根据权利要求5所述的信号传输电路，其中所述第二设置电路进一步包括：
第二开关，通过检测所述第一电压电平何时低于所述第二电压电平来联接所述输入节点和所述输出节点。
7.根据权利要求6所述的信号传输电路，其中所述第一设置电路包括：
第一NMOS晶体管，具有联接至所述输入节点的栅极端子、向其供应所述操作电源的漏极端子、以及联接至所述输出节点的源极端子。
8.根据权利要求7所述的信号传输电路，其中所述第一开关包括：
第一PMOS晶体管，具有联接至所述输入节点的源极端子、联接至所述检测节点的栅极端子、以及联接至所述输出节点的漏极端子。
9.根据权利要求8所述的信号传输电路，其中所述第二开关包括：
第二NMOS晶体管，具有联接至所述输入节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至所述输出节点的源极端子。
10.根据权利要求9所述的信号传输电路，其中所述检测电路包括：
第二PMOS晶体管，具有联接至所述输入节点的源极端子、向其供应所述操作电源的栅极端子、以及联接至所述检测节点的漏极端子；
第三PMOS晶体管，具有向其供应所述操作电源的源极端子、联接至所述输入节点的栅极端子、以及联接至第一中间节点的漏极端子；
第四PMOS晶体管，具有联接至所述输入节点的源极端子、向其供应所述操作电源的栅极端子、以及联接至所述第一中间节点的漏极端子；
第三NMOS晶体管，具有联接至所述检测节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至第一下沉节点的源极端子；
第四NMOS晶体管，具有向其供应所述操作电源的漏极端子、联接至所述第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；
第五NMOS晶体管，具有联接至所述第一中间节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至所述第二中间节点的源极端子；
第五PMOS晶体管，具有向其供应所述操作电源的源极端子、联接至所述第二中间节点的栅极端子、以及联接至第二下沉节点的漏极端子；
第六NMOS晶体管，具有联接至所述第一下沉节点的漏极端子以及联接至所述第二下沉节点的栅极端子；
第七NMOS晶体管，具有联接至所述第六NMOS晶体管的源极端子的漏极端子以及联接至所述第二下沉节点的栅极端子；
第八NMOS晶体管，具有联接至所述第七NMOS晶体管的源极端子的漏极端子、联接至所述第一下沉节点的栅极端子、以及接地的源极端子；
第九NMOS晶体管，具有联接至所述第二下沉节点的漏极端子以及联接至所述第一下沉节点的栅极端子；以及
第十NMOS晶体管，具有共同联接至所述第九NMOS晶体管的源极端子的漏极端子和栅极端子、以及接地的源极端子。
11.一种半导体装置，包括：
第一集成电路，使用具有第一电压电平的第一操作电源，并且输出在所述第一电压电平和接地电平之间摆动的第一信号；以及
第二集成电路，包括信号传输电路，并且使用具有第二电压电平的第二操作电源执行预定的内部操作，
其中所述信号传输电路接收所述第一信号并将所接收的第一信号作为在第三电压电平和所述接地电平之间摆动的第二信号进行传输，
其中所述信号传输电路包括：
第一设置电路，当所述第一电压电平高于所述第二电压电平时，将所述第三电压电平设置为与所述第二电压电平相同；以及
第二设置电路，通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述第三电压电平设置为与所述第一电压电平相同。
12.根据权利要求11所述的半导体装置，其中当所述第一电压电平低于或等于所述第二电压电平时，所述第一设置电路进入不干扰所述第二设置电路的操作的模式。
13.根据权利要求12所述的半导体装置，其中所述第二设置电路通过检测所述第一电压电平何时高于所述第二电压电平，进入不干扰所述第一设置电路的操作的模式。
14.根据权利要求13所述的半导体装置，其中所述第二设置电路包括：
第一开关，响应于接收所述第一信号的输入节点与输出所述第二信号的输出节点之间的检测节点的电压电平而被控制；以及
检测电路，通过检测所述第一电压电平和所述第二电压电平之间的差来设置所述检测节点的电压电平。
15.根据权利要求14所述的半导体装置，
其中所述检测电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述检测节点设置为用于接通所述第一开关的电压电平，并且
其中所述检测电路通过检测所述第一电压电平何时高于所述第二电压电平，将所述检测节点设置为用于关断所述第一开关的电压电平。
16.根据权利要求15所述的半导体装置，其中所述第二设置电路进一步包括：
第二开关，通过检测所述第一电压电平何时低于所述第二电压电平来联接所述输入节点和所述输出节点。
17.根据权利要求16所述的半导体装置，其中所述第一设置电路包括：
第一NMOS晶体管，具有联接至所述输入节点的栅极端子、向其输入所述第二操作电源的漏极端子、以及联接至所述输出节点的源极端子。
18.根据权利要求17所述的半导体装置，其中所述第一开关包括：
第一PMOS晶体管，具有联接至所述输入节点的源极端子、联接至所述检测节点的栅极端子、以及联接至所述输出节点的漏极端子。
19.根据权利要求18所述的半导体装置，其中所述第二开关包括：
第二NMOS晶体管，具有联接至所述输入节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述输出节点的源极端子。
20.根据权利要求19所述的半导体装置，其中所述检测电路包括：
第二PMOS晶体管，具有联接至所述输入节点的源极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述检测节点的漏极端子；
第三PMOS晶体管，具有向其输入所述第二操作电源的源极端子、联接至所述输入节点的栅极端子、以及联接至第一中间节点的漏极端子；
第四PMOS晶体管，具有联接至所述输入节点的源极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述第一中间节点的漏极端子；
第三NMOS晶体管，具有联接至所述检测节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至第一下沉节点的源极端子；
第四NMOS晶体管，具有向其输入所述第二操作电源的漏极端子、联接至所述第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；
第五NMOS晶体管，具有联接至所述第一中间节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述第二中间节点的源极端子；
第五PMOS晶体管，具有向其输入所述第二操作电源的源极端子、联接至所述第二中间节点的栅极端子、以及联接至第二下沉节点的漏极端子；
第六NMOS晶体管，具有联接至所述第一下沉节点的漏极端子以及联接至所述第二下沉节点的栅极端子；
第七NMOS晶体管，具有联接至所述第六NMOS晶体管的源极端子的漏极端子以及联接至所述第二下沉节点的栅极端子；
第八NMOS晶体管，具有联接至所述第七NMOS晶体管的源极端子的漏极端子、联接至所述第一下沉节点的栅极端子、以及接地的源极端子；
第九NMOS晶体管，具有联接至所述第二下沉节点的漏极端子以及联接至所述第一下沉节点的栅极端子；以及
第十NMOS晶体管，具有共同联接至所述第九NMOS晶体管的源极端子的漏极端子和栅极端子、以及接地的源极端子。