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一种带延时控制模块的电荷泵电路
申请号	CN202410165081.4	申请日	2024-02-05	公开(公告)号	CN118041350A	公开(公告)日	2024-05-14
申请人	成都铱通科技有限公司; 四川九洲电器集团有限责任公司;			发明人	范婷婷; 宋烨曦; 雷钰龙; 张良梁; 丁川; 马涛; 汪波; 张柯;
摘要	本发明公开了一种带延时控制模块的电荷泵电路，包括：四级并联电荷泵单元以及三个延时控制模块。第一级电荷泵单元的输入端和输出端均无额外相接的模块，输入端与上一级结构PFD的输出信号相接；第二级、第三级与第四级电荷泵单元的输入端分别与延时控制模块输出端相连，输出端均无额外相接模块。处于第二级的延时控制模块，输入端与上一级结构PFD的输出信号相接，处于第三级和第四级的延时控制模块其输入端分别与上一级延时控制模块输出端相连。四级并联电荷泵单元与延时控制模块能在分流的基础上，使得短时间内输出大电流的结果变为在较长时间内输出较小电流的结果，并保持电荷泵输入至输出的增益不变。从而达到降低电源抖动和减小谐波数的目的。
权利要求	1.一种带延时控制模块的电荷泵电路，其特征在于，包括：四级并联电荷泵单元，用于对所述带延时控制模块的电荷泵电路进行分流；多个结构相同的延时控制模块，用于与上一级延时控制模块输出的脉冲相累加，完成每一级的延时控制。 2.根据权利要求1所述的带延时控制模块的电荷泵电路，其特征在于，所述四级并联电荷泵单元包括第一电荷泵单元CP1、第二电荷泵单元CP2、第三电荷泵单元CP3和第四电荷泵单元CP4，所述第一电荷泵单元的输入端与上一级电路结构PFD的输出信号UPN和DNP相连接，第二电荷泵单元CP2、第三电荷泵单元CP3和第四电荷泵单元CP4的输入端与所述延时控制模块的输出端相连接。 3.根据权利要求2所述的带延时控制模块的电荷泵电路，其特征在于，所述第一电荷泵单元CP1的输出端i1、第二电荷泵单元CP2的输出端i2、第三电荷泵单元CP3的输出端i3和第四电荷泵单元CP4的输出端i4相接并汇总于I，同时与下一级电路结构低通滤波器的输入端相连。 4.根据权利要求3所述的带延时控制模块的电荷泵电路，其特征在于，所述延时控制模块包括第一延时控制模块、第二延时控制模块和第三延时控制模块，其中，第一延时控制模块的输入端与上一级电路结构PFD的输出信号UPN和DNP相连接，输出端与所述第二电荷泵单元CP2的输入端相连接；第二延时控制模块的输入端与第一延时模块的输出端相连接，输出端与所述第三电荷泵单元的CP3的输入端相连接；第三延时控制模块的输入端与所述第二延时控制模块的输出端相连接，输出端与所述第四电荷泵单元的输入端相连接。 5.根据权利要求4所述的带延时控制模块的电荷泵电路，其特征在于，所述延时控制模块包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、电阻R、多个开关和同或门，其中：第一PMOS管源极接VDD，漏极与第一NMOS管漏极相连，栅极与第一NMOS管栅极相连；第一NMOS管源极接地；第二PMOS管源极接VDD，漏极与第二NMOS管漏极相连，栅极与第二NMOS管栅极相连；第二NMOS管源极接地；第一开关SW1、电阻R、电容C依次串联，电容C接地；第二开关接于a点和b点之间；第三开关SW2接于b点和c点之间；第四开关一侧接于c点，另一侧接地；第一开关SW1一侧为延时控制模块的输入端，与电荷泵前一级电路结构PFD的输出端信号相连。 6.根据权利要求5所述的带延时控制模块的电荷泵电路，其特征在于，所述第一开关SW1一侧的延时控制模块输入信号A和输出信号B共同接入一个同或门。
说明书全文	一种带延时控制模块的电荷泵电路技术领域 [0001] 本发明涉及电路设计技术领域，具体涉及一种带延时控制模块的电荷泵电路。背景技术 [0002] 现代通信系统中的锁相环在保证时钟同步和频率稳定性方面起着重要作用。电荷泵作为锁相环的重要组成部分之一，它主要负责产生稳定的参考电压或电流，其性能与杂散问题密切相关。传统的应用于锁相环的电荷泵在一些情况下存在两个主要缺陷：输出电流脉冲导致VCO输出端产生杂散信号，电源上的电流脉冲导致电源电压抖动较大，这些缺陷限制了电荷泵的性能和应用范围，如图1、图2所示。 [0003] 传统电荷泵在每个参考时钟周期输出脉冲宽度窄，电流幅度大的电流脉冲，这些电流脉冲与锁相环参考频率相同，且在频域中包含较多的谐波，而这些谐波可能导致锁相环输出端产生较多的杂散信号，如图3所示。 [0004] 电荷泵电路作为电源的负载，其工作时输出的如上所述的窄脉冲宽度、高幅度电流脉冲，将可能导致电源上产生较大的电压抖动。 [0005] 综上所述，为了尽量消除传统电荷泵的谐波数多、电源抖动大这两个缺陷，需要进行优化设计和技术改进。通过减少谐波成分、降低电源抖动，以确保电荷泵在实际应用中的可靠性和性能表现，从而更好地满足锁相环等应用的需求。发明内容 [0006] 针对现有技术中的上述不足，本发明提供了一种带延时控制模块的电荷泵电路。 [0007] 为了达到上述发明目的，本发明采用的技术方案为： [0008] 一种带延时控制模块的电荷泵电路，包括： [0009] 四级并联电荷泵单元，用于对所述带延时控制模块的电荷泵电路进行分流； [0010] 多个结构相同的延时控制模块，用于与上一级延时控制模块输出的脉冲相累加，完成每一级的延时控制。 [0011] 进一步的，所述四级并联电荷泵单元包括第一电荷泵单元CP1、第二电荷泵单元CP2、第三电荷泵单元CP3和第四电荷泵单元CP4，所述第一电荷泵单元的输入端与上一级电路结构PFD的输出信号UPN和DNP相连接，第二电荷泵单元CP2、第三电荷泵单元CP3和第四电荷泵单元CP4的输入端与所述延时控制模块的输出端相连接。 [0012] 进一步的，所述第一电荷泵单元CP1的输出端i1、第二电荷泵单元CP2的输出端i2、第三电荷泵单元CP3的输出端i3和第四电荷泵单元CP4的输出端i4相接并汇总于I，同时与下一级电路结构低通滤波器的输入端相连。 [0013] 进一步的，所述延时控制模块包括第一延时控制模块、第二延时控制模块和第三延时控制模块，其中，第一延时控制模块的输入端与上一级电路结构PFD的输出信号UPN和DNP相连接，输出端与所述第二电荷泵单元CP2的输入端相连接；第二延时控制模块的输入端与第一延时模块的输出端相连接，输出端与所述第三电荷泵单元的CP3的输入端相连接；第三延时控制模块的输入端与所述第二延时控制模块的输出端相连接，输出端与所述第四电荷泵单元的输入端相连接。 [0014] 进一步的，所述延时控制模块包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、电阻R、多个开关和同或门，其中： [0015] 第一PMOS管源极接VDD，漏极与第一NMOS管漏极相连，栅极与第一NMOS管栅极相连；第一NMOS管源极接地；第二PMOS管源极接VDD，漏极与第二NMOS管漏极相连，栅极与第二NMOS管栅极相连；第二NMOS管源极接地；第一开关SW1、电阻R、电容C依次串联，电容C接地；第二开关接于a点和b点之间；第三开关SW2接于b点和c点之间；第四开关一侧接于c点，另一侧接地；第一开关SW1一侧为延时控制模块的输入端，与电荷泵前一级电路结构PFD的输出端信号相连。 [0016] 进一步的，所述第一开关SW1一侧的延时控制模块输入信号A和输出信号B共同接入一个同或门。 [0017] 本发明具有以下有益效果： [0018] 通过在PFD和CP之间引入延时控制模块,该模块能够记录PFD输出的脉冲宽度，并使得该宽度成为下一级CP输出前的延时宽度。在四级电荷泵单元的共同作用下，可以使得原本在短时间内输出大电流的结果变为在较长时间内输出较小电流的结果，并保持电荷泵输入至输出的增益不变，从而达到降低电源抖动和减小谐波数的目的，进而减小了杂散。附图说明 [0019] 图1为锁相环的整体结构示意图。 [0020] 图2为传统电荷泵使得锁相环输出端产生较多杂散信号的示意图。 [0021] 图3为传统的电荷泵连接方式的示意图。 [0022] 图4为本发明的带延时控制模块的多级并联电荷泵连接方式总体示意图。 [0023] 图5为本发明中延时控制模块一组结构的连接方式的示意图。 [0024] 图6为本发明中的一些信号数字逻辑图和电容C充放电的示意图。 [0025] 图7为本发明中开关设计的电路逻辑示意图。具体实施方式 [0026] 下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。 [0027] 图4为本发明的带延时控制模块的多级并联电荷泵连接方式总体示意图，其中包括四级并联电荷泵单元以及三个延时控制模块。其连接关系为：第一级电荷泵单元CP1的输入端与上一级结构PFD的输出信号UPN和DNP相接；第二级、第三级与第四级电荷泵单元CP2、CP3、CP4的输入端分别与延时控制模块1、延时控制模块2、延时控制模块3的输出端相连，输出端均无额外相接模块。处于第二级的延时控制模块1，输入端与上一级结构PFD的输出信号UPN和DNP相接，处于第三级和第四级的延时控制模块2、延时控制模块3，其输入端分别与上一级延时控制模块1和延时控制模块2的输出端相连。 [0028] 本发明中的延时控制模块为两组相同的连接结构共同组成，因而只取其中一组连接结构做详细解释。图5即为本发明中延时控制模块一组结构的连接方式的示意图，其连接关系如下：PMOS1源极接VDD，漏极与NMOS1漏极相连，栅极与NMOS1管栅极相连；NMOS1源极接地；PMOS2源极接VDD，漏极与NMOS2漏极相连，栅极与NMOS2栅极相连；NMOS2源极接地；开关SW1、电阻R、电容C依次串联，电容C接地；开关接于a点和b点之间；开关SW2接于b点和c点之间；开关一侧接于c点，另一侧接地；开关SW1一侧为延时控制模块的输入信号A，与电荷泵前一级结构PFD的输出端信号UPN或DNP相连；该结构的输出信号为B。上述输入信号A与输出信号B共同接入一个同或门，得到延迟信号A⊙B。 [0029] 图6为本发明中的一些信号数字逻辑图和电容C充放电示意图。如图所示，当输入信号A为低电平时，输出信号B由于NMOS2和PMOS2组成的非门结构，输出结果为高电平。根据图7中设计的电路逻辑示意图所示的开关SW与A和B之间的逻辑关系此时开关处于闭合状态，开关SW1、SW2处于断开状态。当输入信号A为高电平时，上述过程的结果发生反转，输出信号B跳转为高电平，开关处于断开状态，开关SW1、SW2处于闭合状态，电容C进行充电。当输入信号A由高电平跳转为低电平时，回路中的电压并没有立即减小到能使输出信号B发生变化的地步，此时电容C处于放电状态，开关SW1、SW2延续之前的状态。当电容C结束放电状态，此时输出信号B跳转为高电平，开关处于闭合状态，开关SW1、SW2处于断开状态。所述过程相关示意图即为图6所示。 [0030] 在所有延时控制模块经历了上述过程后，本发明使得原本在短时间内输出大电流的结果变为在较长时间内输出较小电流的结果，并保持电荷泵输入至输出的增益不变。因为其将输出电流脉冲的幅度减小了N倍，但输出脉冲的宽度增加了N倍。从而达到降低电源抖动和减小谐波数的目的，进而减小了杂散。增益不变的具体公式解释如下： [0031] 当电荷泵将输出电流脉冲的幅度减小了N倍，但输出脉冲的宽度增加了N倍时，设输入电压为Vin，输出电压为Vout，输入电流脉冲宽度为Tin，输出电流脉冲宽度为Tout，输出电流脉冲的幅度为Iout。 [0032] 根据电荷泵的工作原理，电荷守恒定律成立，即电荷的输入等于电荷的输出。因此，可以建立以下公式：(其中，Qin表示输入电荷，Qout表示输出电荷) [0033] Qin＝Qout (1) [0034] 根据电荷的定义： [0035] Q＝I×t (2) [0036] 将输入和输出的电荷表达式代入上述公式中，得到： [0037] Iin×Tin＝Iout×Tout (3) [0038] 假设输出电流脉冲的幅度减小了N倍，即有： [0039] Iout＝Iin/N (4) [0040] 输出脉冲的宽度增加了N倍，即有： [0041] Tout＝Tin×N (5) [0042] 将(4)式和(5)式代入前面(3)式，得到： [0043] Iin×Tin＝(Iin/N)×(Tin×N) [0044] 化简后可得： [0045] Iin×Tin＝Iout×Tout [0046] 可以看到，最终得到了输入电流脉冲宽度与输出电流脉冲宽度以及幅度之间的关系，这也说明了电荷泵的输入至输出的增益并没有变化。 [0047] 本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。 [0048] 本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

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