显示模组及其驱动方法、以及显示装置 |
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| 申请号 | CN202410069684.4 | 申请日 | 2024-01-17 | 公开(公告)号 | CN117953790A | 公开(公告)日 | 2024-04-30 |
| 申请人 | 京东方科技集团股份有限公司; 重庆京东方光电科技有限公司; | 发明人 | 王宇轩; 沙金; 徐波; 孙昊; 冉博; 曾凡建; 吴欢; 颜杰; 陈杰; 杜杰; 陈锐; 蔡洪明; | ||||
| 摘要 | 本公开公开了一种显示模组及其驱动方法、以及显示装置，本公开 实施例 的显示模组包括：电源管理 电路 和电源延时电路，电源管理电路包括电源输入端、第一低电平输出端和基准高电平输出端，电源延时电路包括：第一 开关 单元、第二开关单元、第一电容，第一开关单元电连接至电源输入端、第一低电平输出端、第一电容的第一极，响应第一低电平输出端的第一 信号 利用电源输入端的信号对第一电容的第一极进行充电，第二开关单元电连接至第一电容的第一极和第二极、基准高电平输出端，响应第一电容的第一极的电位控制，利用第一电容的第二极的电位对基准高电平输出端进行延时充电。本实施例的显示模组通过开关单元配合第一电容充放电，延长掉电放电时间。 | ||||||
| 权利要求 | 1.一种显示模组，其特征在于，包括电源管理电路和用于所述电源管理电路的电源延时电路，所述电源管理电路包括电源输入端、第一低电平输出端和基准高电平输出端，所述电源延时电路包括：第一开关单元、第二开关单元以及第一电容，其中所述第一开关单元电连接至所述电源输入端、所述第一低电平输出端、以及所述第一电容的第一极，配置为响应于所述第一低电平输出端的第一信号利用所述电源输入端的信号对所述第一电容的第一极进行充电， |
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| 说明书全文 | 显示模组及其驱动方法、以及显示装置技术领域[0001] 本公开涉及显示技术领域，特别是涉及一种显示模组及其驱动方法、以及显示装置。 背景技术[0002] 显示模组在掉电后像素电路中的数据若不能完全释放，则会出现图像残影。目前，显示模组的放电方式为关机时通过触发放电(Xon)模式，通过将栅极驱动电路的所有电源信号端的电位拉高，向像素驱动电路输出行扫描有效信号，以进行放电操作。然而，有时由于显示模组的系统输入电源信号掉电过快，而导致放电模式时间被缩短，则存在放电不完全而存在关机残影的问题。发明内容 [0003] 为了解决上述问题至少之一，本公开第一个方面提供一种显示模组，包括电源管理电路和用于电源管理电路的电源延时电路，电源管理电路包括电源输入端、第一低电平输出端和基准高电平输出端， [0004] 电源延时电路包括：第一开关单元、第二开关单元以及第一电容，其中[0005] 第一开关单元电连接至电源输入端、第一低电平输出端、以及第一电容的第一极，配置为响应于第一低电平输出端的第一信号利用电源输入端的信号对第一电容的第一极进行充电， [0006] 第二开关单元电连接至第一电容的第一极和第二极、以及基准高电平输出端，配置为响应于第一电容的第一极的电位控制，利用第一电容的第二极的电位对基准高电平输出端进行延时充电。 [0008] 第一薄膜晶体管的第一极电连接至电源输入端，第二极电连接至第一电容的第一极，控制极电连接至第一低电平输出端， [0009] 第二薄膜晶体管的第一极电连接至第一电容的第二极，第二极电连接至基准高电平输出端，控制极电连接至第一电容的第一极。 [0010] 在一些可选的实施例中，第一薄膜晶体管和第二薄膜晶体管为P型晶体管。 [0011] 在一些可选的实施例中，第一电容的容值为微法级。 [0012] 在一些可选的实施例中，显示模组还包括：第一下拉电阻和第二下拉电阻，[0013] 第一下拉电阻的第一端电连接至第一薄膜晶体管的控制极，第二端电连接至地端， [0014] 第二下拉电阻的第一端电连接至第二薄膜晶体管的第二极，第二端电连接至地端。 [0015] 在一些可选的实施例中，显示模组还包括：栅极驱动电路，接入第一低电平输出端的第一信号，基于第一信号生成行扫描信号。 [0017] 第二电容的第一极电连接至第一低电平输出端，第二极电连接至保护二极管的正极，保护二极管的负极向栅极驱动电路输出第一信号。 [0018] 在一些可选的实施例中，所述电源管理电路包括：基准电源模块和电平转换模块，[0019] 基准电源模块包括输入端和输出端，输入端作为电源管理电路的电源输入端，配置为基于电源输入端接入的电源信号生成基准高电平输出端的基准高电平信号，[0020] 电平转换模块配置为将基准高电平信号转换为第一信号。 [0021] 在一些可选的实施例中，电源管理电路还包括第二低电平输出端、第一电源信号端和第二电源信号端， [0022] 电平转换模块进一步配置为，将基准高电平信号转换为第二低电平输出端的信号、第一电源信号端的信号和第二电源信号端的信号，并输出至栅极驱动电路。 [0023] 本公开第二个方面提供一种显示装置，包括上文所述的显示模组。 [0024] 本公开第三个方面提供一种应用于上文所述的显示模组的驱动方法，包括： [0025] 第一阶段，第一开关单元响应于第一低电平输出端的第一信号利用电源输入端的信号对第一电容的第一极进行充电， [0026] 第二阶段，第二开关单元响应于第一电容的第一极的电位，利用第一电容的第二极的电位对基准高电平输出端进行延时充电。 [0027] 本公开的有益效果如下： [0028] 本公开针对目前现有的问题，制定一种显示模组及其驱动方法、以及显示装置，并通过提供电源延时电路，且电源延时电路包括第一开关单元、第二开关单元和第一电容，利用第一电容的存储功能，以第一开关单元向第一电容充电并利用第二开关单元将第一电容存储的电荷为电源管理电路的基准高电平输出端进行延时充电，从而在放电功能掉电过快时利用延时充电减慢掉电过程，保证像素驱动电路充分完成数据释放，避免放电不足发生的掉电残影，提高提高显示效果，具有广阔的应用前景。附图说明 [0029] 为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0030] 图1示出栅极驱动电路中移位寄存器单元的一示例性电路原理图； [0031] 图2示出一常规显示模组的示意性框图； [0032] 图3示出根据本公开一实施例的显示模组的示意性框图； [0033] 图4示出根据本公开一实施例的显示模组的示意性框图；以及 [0034] 图5示出根据本公开一实施例的显示模组的关键端口时序图。 具体实施方式[0035] 为了更清楚地说明本公开，下面结合优选实施例和附图对本公开做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本公开的保护范围。 [0036] 需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。 [0037] 在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。 [0038] 如本公开所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。 [0039] 如本公开所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。 [0040] 本公开参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层的厚度和区域的面积。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。 [0041] 在对本公开的实施例进行描述之前，首先结合一示例性的栅极驱动电路(GOA)结构原理图和相关技术传统显示模组中电源管理电路的结构框图，对传统显示模组存在的问题进行进一步说明。图1示出一示例性的栅极驱动电路内第n级移位寄存器单元电路的基本结构原理图，n为正整数，图2示出相关技术的电源管理电路与GOA的结构关系。由图1和图2可见，电源管理电路向GOA中的信号端VDDA、VDDB、VGL和LVGL供电。具体地，电源管理电路包括基准电源单元和电平转换单元。正常工作时，电源管理电路的输入端Vin接入总电源信号，通常为3.3v的电源信号，通过基准电源单元将总电源信号转换为基准高电平信号VGH，电平转换单元将基准高电平信号VGH转换为各种电平的信号以为GOA的各个信号端供电，通常VGL和LVGL的电压为低，VDDA和VDDB的有效电位为高。当然，基准高电平信号VGH本身也将引出一基准高电平信号端用于向显示模组提供基准高电平信号；同时尽管未示出，电平转换单元还会将基准高电平VGH转换为其它电平的信号以向显示模组的像素驱动电路等提供电源信号。 [0042] 在正常工作时，电源管理电路接入有效的3.3v的电压信号，电源管理电路正常工作并为GOA提供各个电源信号，以使得GOA向像素驱动单路输出行扫描信号，驱动显示面板显示正常显示图像。当显示模组关机后，电源输入端Vin掉电，显示模组在检测到Vin的电压值掉电到某一预定阈值时，进入Xon功能模式，该模式下，显示模组控制电平转换单元将输入到GOA的所有信号电平均拉高为基准高电平信号VGH的电位。 [0043] 参照图1所示，当信号端VDDA、VDDB、VGL和LVGL的电位均为高电平时，则输入端Input有效时，晶体管M1导通，上拉节点PU写入高电平，晶体管M5A和M5B导通，晶体管M6A和M6B以及晶体管M7A和M7B均导通，第一下拉节点PD1和第二下拉节点PD2通过信号端LVDL也写入高电平，同时将上拉节点PU维持高电平，在上拉节点PU保持高电平时，GOA输出端Out_n输出高电平信号，释放像素驱动电路中的数据信号。 [0044] 然而，有时显示模组的电源输入端Vin的电位掉电速度过快，则Xon功能模式的时间被缩短，则信号端VDDA、VDDB、VGL和LVGL的电位拉高时间不足，从而导致GOA中的晶体管打开时间不足，进而导致输出的高电平信号时间不足，从而导致显示模组中像素驱动电路的数据释放不完全，导致电荷残留在像素驱动电路中，从导致开关机画面残影。 [0045] 为了解决以上问题至少之一，参照图3所示，本公开实施例提供一种显示模组，包括电源管理电路10和用于电源管理电路10的电源延时电路20，电源管理电路20包括电源输入端Vin、第一低电平输出端VGL和基准高电平输出端VGH， [0046] 电源延时电路20包括：第一开关单元21、第二开关单元22以及第一电容C1，[0047] 第一开关单元21电连接至电源输入端Vin、第一低电平输出端VGL、以及第一电容C1的第一极，配置为响应于第一低电平输出端VGL的第一信号利用电源输入端Vin的信号对第一电容C1的第一极进行充电， [0048] 第二开关单元22电连接至第一电容C1的第一极和第二极、以及基准高电平输出端VGH，配置为响应于第一电容C1的第一极的电位控制，利用第一电容C1的第二极的电位对基准高电平输出端VGH进行延时充电。 [0049] 在本实施例中，通过提供电源延时电路，且电源延时电路包括第一开关单元、第二开关单元和第一电容，利用第一电容的存储功能，以第一开关单元向第一电容充电并利用第二开关单元将第一电容存储的电荷为电源管理电路的基准高电平输出端进行延时充电，从而在放电功能掉电过快时利用延时充电减慢掉电过程，保证像素驱动电路充分完成数据释放，避免放电不足发生的掉电残影，提高提高显示效果。 [0050] 为了详细说明本公开实施例中的显示模组的结构和功能优势，下面结合具体示例详细进行说明。 [0051] 在一具体的示例中，参照图4所示，显示模组包括电源管理电路10、用于电源管理电路10的电源延时电路和栅极驱动电路30。 [0052] 电源管理电路10包括电源输入端Vin、第一低电平输出端VGL和基准高电平输出端VGH，配置为基于电源输入端Vin接入的电源信号产生显示模组的各个电源信号端需要的电平信号。通常，电源管理电路10可以实现为电源管理芯片(PMIC)，当实现为电源管理芯片时，电源管理电路10还可以包括完成电源输入端Vin关机掉电后电位检测和Xon放电功能模式切换的功能集成。当然电源管理电路10的具体形式不是限定性的，其它能够实现电源管理和电平转换功能的电路也是可以的。 [0053] 具体到图4的示例，电源管理电路10包括：基准电源模块11和电平转换模块12。基准电源模块11包括输入端和输出端，基准电源模块11的输入端作为电源管理电路10的电源输入端Vin，配置为基于电源输入端Vin接入的电源信号生成基准高电平输出端VGH的基准高电平信号vgh。电平转换模块12配置为将基准高电平信号vgh转换为第一信号vgl。其中，基准高电平输出端VGH向电平转换模块12提供基准高电平信号vgh，同时也向显示模组的像素驱动电路提供基准高电平信号vgh，因此，基准电源模块11的基准高电平输出端VGH也作为电源管理电路10的一个输出端。栅极驱动电30基于第一信号vgl生成行扫描信号。 [0054] 需要说明的是，当电源管理电路10实现为电源管理芯片时，基准电源模块11和电平转换模块12可以实现为集成在该芯片中的一个功能模块。另外，电源管理芯片中还集成有用于检测电源输入端Vin的检测模块和用于实现Xon放电功能模式切换的功能切换模块，其用于当检测模块检测到电源输入端Vin关机掉电后，电位掉到预设阈值时，控制电平转换模块12对基准高电平输出端VGH的基准高电平信号vgh不进行电平转换而直接通过输出至相应的信号端。 [0055] 为了便于理解电源延时电路20对电源管理电路10的延时作用原理，图中仅示出与电源延时电路20相关的信号端，而省略了其它与电源管理电路10向栅极驱动电路30电连接的信号端，不过本领域技术人员应理解，电源管理电路10还包括其它信号端，这些信号端作为电平转换模块12的输出端电连接至栅极驱动电路30，例如，第二低电平输出端LVGL、第一电源信号端VDDA和第二电源信号端VDDB等。当然行扫描信号的生成需要各输出端配合实现，在此不再赘述。 [0056] 继续图4所示的示例，第一开关单元21电连接至电源输入端Vin、第一低电平输出端VGL、以及第一电容C1的第一极，配置为响应于第一低电平输出端VGL的第一信号vgl利用电源输入端的信号对第一电容的第一极进行充电。 [0057] 第二开关单元22电连接至第一电容C1的第一极和第二极、以及基准高电平输出端VGH，配置为响应于第一电容C1的第一极的电位控制，利用第一电容C1的第二极的电位对基准高电平输出端进行延时充电。 [0058] 可选地，第一开关单元21为第一薄膜晶体管U1，第二开关单元包括第二晶体管U2。第一薄膜晶体管U1的第一极电连接至电源输入端，第二极电连接至第一电容C1的第一极，控制极电连接至第一低电平输出端VGL。 [0059] 具体地，第一薄膜晶体管U1为P型晶体管。当显示模组正常供电时，也就是说电源输入端Vin接入正常的电源信号时，例如电压为3.3v的电源信号，电平转换模块12的第一低电平输出端VGL输出第一信号vgl。第一薄膜晶体管U1响应于第一极接收的低电平的第一信号vgl导通，将3.3v的电源信号写入第一电容C1的第一极，以为其充电。 [0060] 可选地，第二开关单元22为第二薄膜晶体管U2，第二薄膜晶体管U2的第一极电连接至第一电容C1的第二极，第二极电连接至基准高电平输出端VGH，控制极电连接至第一电容C1的第一极。 [0061] 具体地，第二薄膜晶体管U2也为P型晶体管。当显示模组关机掉电时，电源输入端Vin随掉电而电位下降，当电位下降到预设阈值时，触发Xon放电功能模式，第一低电平输出端VGL被拉高为与VGH电位相同，第一薄膜晶体管U1响应于控制极接收的信号变为高电平而关断；不过，得益于第一电容C1的存储功能，第二薄膜晶体管U2响应于控制极接收的第一电容C1的第一极的电位而导通，并利用第一电容C1中存储的电荷，或者说第一电容C1的第二极的电位，为基准高电平输出端VGH充电。 [0062] 通过该设置，即使电源输入端Vin在关机掉电过快而使得电源管理电路10没有足够时间的电源信号维持足够时长的Xon放电功能模式时，利用第一开关单元21、第二开关单元22与第一电容C1的配合，实现了对基准高电平输出端的信号延时。因为在Xon放电功能模式时，电平转换模块12接收基准高电平输出端VGH的信号并直接输出各个信号端，通过对基准高电平输出端的延时充电，则能够延长各个信号端输出高电平信号的时长，从而确保栅极驱动电路30有足够的时间完成高电平放电信号的输出，确保像素驱动电路能够有足够的时间释放数据信号，从而避免开关机图像残影，提高了显示效果。 [0063] 考虑到为基准高电平输出端VGH进行延时充电的时长受限于第一电容C1的电荷存储能力，第一电容C1的容值越大则其存储的电荷量越大，延时充电的时间长度则越大。较为优选地，第一电容C1的容值为微法级，则能够确保常规显示模组的放电效果。不过，本领域技术人员应理解，不同显示模组需要的Xon放电功能模式时长不同，具体容值C1可以根据具体显示模组的参数进行调整。 [0064] 进一步可选地，参照图4所示，显示模组还包括第一下拉电阻R1和第二下拉电阻R2。第一下拉电阻R1的第一端电连接至第一薄膜晶体管U1的控制极，第二端电连接至地端，第二下拉电阻R2的第一端电连接至第二薄膜晶体管U2的第二极，第二端电连接至地端。通过设置第一下拉电阻R1和第二下拉电阻R2，能够利用第一下拉电阻R1为第一薄膜晶体管U1的栅源间寄生电容Cgs提供放电通路，同时可以防止静电电荷累计造成第一薄膜晶体管U1被击穿；同时利用第二下拉电阻R2为第二薄膜晶体管U2的栅源间寄生电容Cgs提供放电通路，同时可以防止静电电荷累计造成第二薄膜晶体管U2被击穿。 [0065] 进一步可选地，参照图4所示，显示模组还包括：保护电路40。保护电路40包括：第二电容C2和保护二极管D1。其中，第二电容C2的第一极电连接至第一低电平输出端VGL，第二极电连接至保护二极管D2的正极，保护二极管D2的负极向栅极驱动电路30输出上述第一信号。通过设置保护电路40，能够利用保护二极管D1的单向导电性，防止断电时在第一低电平输出端VGL产生的负电压对基准高电平输出端VGH产生冲击，避免基准高电平输出端VGH被拉低而影响放电效果，而第二电容C2利用其充电特性增强保护效果。 [0066] 为了进一步电源延时电路对电源管理电路的电源延时功能，下面结合图5所示的时序图描述工作时序。 [0067] 需要说明的是，图5中以信号端符号表示相应信号时序的含义，其中CLK为栅极驱动电路30中控制输出端输出时机的时钟信号端，具体可参照图1中的示例图，DisCharge VGL表示Xon放电功能模式的电源管理电路内部等效时序，旨在直接表示放电流程。 [0068] 具体地，当显示模组正常工作时，即，第一阶段，电源管理电路10的电源输入端Vin接入电源信号，电源管理电路10为栅极驱动电路30提供正常的各个电平的信号，其中包括第一低电平输出端VGL的第一信号，并为像素驱动电路提供基准高电平输出端VGH的基准高电平信号，此时第一信号为低电平，因为并未进入Xon放电功能模式，等效时序DisCharge VGL以低电平表示。 [0069] 在该阶段，第一开关单元21响应于第一低电平输出端VGL的第一信号利用电源输入端Vin的信号对第一电容C1的第一极进行充电。具体为第一薄膜晶体管U1的控制极响应于接入的第一信号为有效信号而导通，将电源输入端Vin接入的信号为第一电容C1的第一极充电。 [0070] 当显示模组关机时，即，第二阶段，电源管理电路10中的检测模块检测到电源输入端Vin的电位下降到预设阈值，而切换为Xon放电功能模式，在该模式，电源管理电路10停止正常输出，而将基准高电平输出端VGH的信号不经过电平转换而直接输出至各个信号端，此时等效时序DisCharge VGL拉高，开始进入关机放电状态。当然，由于处于关机掉电状态，时钟信号端CLK不再有时钟输出。 [0071] 在该阶段，第二开关单元22响应于第一电容C1的第一极的电位控制，利用第一电容C1的第二极的电位对基准高电平输出端VGH进行延时充电。具体为第二薄膜晶体管U2的控制极响应于第一电容C1存储的电荷控制下而导通，利用第一电容C1的电位为基准高电平输出端充电。 [0072] 参照图5所示，其中，短虚线表示在电源延时电路20作用下基准高电平输出端VGH和等效时序DisCharge VGL的放电过程，相应的实线表示未增加电源延时电路20时基准高电平输出端VGH和等效时序DisCharge VGL的放电过程。 [0073] 可见，通过利用第一电容C1存储的电荷作用下控制第二开关单元22导通而为基准高电平输出端VGH充电，延长了基准高电平输出端VGH的基准高电平信号vgl的高电平维持时间，相比于未增加电源延时电路时放电时长T1，改进后基准高电平输出端VGH在延长维持了一段时间后才开始逐渐降低，也就是说接入到栅极驱动电路30中的各信号端的信号在延长维持了一段时间后才开始逐渐降低，能够确保栅极驱动电路30中的晶体管能够导通足够时长，从而确保足够时长的用于放电的行扫描信号，以确保像素驱动电路中的数据信号被充分释放，避免开关机图像残影。 [0074] 基于同一发明构思，本公开的实施例还提供使用上文实施例所述的显示模组的驱动方法，包括： [0075] 第一阶段，所述第一开关单元响应于所述第一低电平输出端的第一信号利用所述电源输入端的信号对所述第一电容的第一极进行充电， [0076] 第二阶段，第二开关单元响应于所述第一电容的第一极的电位，利用所述第一电容的第二极的电位对所述基准高电平输出端进行延时充电。 [0077] 以上驱动方法和过程已经在描述具体显示模组的功能时详细描述过，在此不再赘述。 [0079] 基于同一发明构思，本公开的实施例还提供一种显示装置，包括上文各所述的显示模组。 [0080] 在本实施例中，显示装置可以为可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、车载显示器、数码相框或导航仪等具有显示功能的任何产品或部件，通过使用具有以上显示模组的显示装置，能够在显示过程中避免开关机图像残影的问题，具有广阔的应用前景。 [0081] 本公开针对目前现有的问题，制定一种显示模组及其驱动方法、以及显示装置，并通过提供电源延时电路，且电源延时电路包括第一开关单元、第二开关单元和第一电容，利用第一电容的存储功能，以第一开关单元向第一电容充电并利用第二开关单元将第一电容存储的电荷为电源管理电路的基准高电平输出端进行延时充电，从而在放电功能掉电过快时利用延时充电减慢掉电过程，保证像素驱动电路充分完成数据释放，避免放电不足发生的掉电残影，提高提高显示效果，具有广阔的应用前景。 [0082] 显然，本公开的上述实施例仅仅是为清楚地说明本公开所作的举例，而并非是对本公开的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本公开的技术方案所引伸出的显而易见的变化或变动仍处于本公开的保护范围之列。 |
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