显示装置 |
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| 申请号 | CN202110857470.X | 申请日 | 2021-07-28 | 公开(公告)号 | CN114067756B | 公开(公告)日 | 2024-04-16 |
| 申请人 | 乐金显示有限公司; | 发明人 | 郑英敃; 申承焕; 李源镐; 金元头; | ||||
| 摘要 | 根据本公开的一个方面，一种显示装置包括： 显示面板 ，在该显示面板中设置有多个 像素 ，所述多个像素包括各具有不同 颜色 的第一子像素、第二子像素、第三子像素和第四子像素；数据 驱动器 ，该数据驱动器被配置为借助于多条数据线向多个像素提供数据 电压 ；以及选通驱动器，该选通驱动器被配置为借助于多条选通线向多个像素提供选通 信号 ，多条数据线的每一条被划分为多条子数据线，并且多条子数据线中的每一条连接至具有相同颜色的多个子像素，从而使数据电压的数据转换最小化。 | ||||||
| 权利要求 | 1.一种显示装置，该显示装置包括： |
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| 说明书全文 | 显示装置技术领域[0001] 本公开涉及显示装置，更具体地，涉及能够最小化数据转换的显示装置。 背景技术[0003] 在各种显示装置中，有机发光显示装置包括具有多个子像素的显示面板和驱动显示面板的驱动器。驱动器包括被配置为向显示面板提供选通信号的选通驱动器和被配置为提供数据电压的数据驱动器。当诸如选通信号和数据电压之类的信号被提供给有机发光显示装置的子像素时，被选子像素发光以显示图像。 [0004] 此外，根据子像素和数据线的连接关系来确定要施加给子像素的数据电压。也就是说，根据子像素与数据线的连接关系，可能频繁地发生数据电压的数据转换。 [0005] 近年来，对于120Hz的高速驱动，一个水平时段变短，使得当频繁发生数据电压的数据转换时，可能存在数据电压无法在一个水平时段内充分地被充入的问题。此外，当频繁发生数据电压的数据转换时，存在的问题在于被配置为提供数据电压的数据驱动器严重发热。发明内容 [0006] 本公开要实现的目的是提供在一个水平时段内将数据电压完全充入子像素中的显示装置。 [0007] 本公开要实现的另一目的是提供使数据驱动器的发热最小化的显示装置。 [0008] 本公开的目的不限于上述目的，本领域技术人员从以下描述可以清楚地理解以上未提及的其他目的。 [0009] 为了实现上述目的，根据本公开的一个方面，一种显示装置包括：显示面板，在该显示面板中设置有多个像素，所述多个像素包括各具有不同颜色的第一子像素、第二子像素、第三子像素和第四子像素；数据驱动器，该数据驱动器被配置为通过使用多条数据线向多个像素提供数据电压；以及选通驱动器，该选通驱动器被配置为通过使用多条选通线向多个像素提供选通信号，多条数据线的每一条被划分为多条子数据线，并且多条子数据线中的每一条连接至具有相同颜色的多个子像素，从而使数据电压的数据转换最小化。 [0010] 根据本公开的另一方面，一种显示装置包括：显示面板，在该显示面板中设置有具有不同颜色的多个子像素；数据驱动器，该数据驱动器被配置为通过使用多条数据线向多个子像素提供数据电压；以及选通驱动器，该选通驱动器被配置为通过使用多条选通线向多个子像素提供选通信号，多条数据线中的每一条被划分为多条子数据线，并且多条子数据线中的每一条连接至具有相同颜色的子像素。多条选通线包括：第一选通线，该第一选通线被设置在设置于奇数行中的多个子像素的一侧；第二选通线和第三选通线，该第二选通线和第三选通线被设置在设置于奇数行中的多个子像素与设置于偶数行中的多个子像素之间；以及第四选通线，该第四选通线被设置在设置于偶数行中的多个子像素的另一侧，设置于第12k‑11列至第12k‑6列中的多个子像素被设置为与靠近第二选通线和第三选通线相比更靠近第一选通线和第四选通线，并且设置于第12k‑5列至第12k列中的多个子像素被设置为与靠近第一选通线和第四选通线相比更靠近第二选通线和第三选通线。因此，即使子像素的交叠改变，图像也可以是一致的。 [0013] 根据本公开，数据电压被恒定地保持一帧，使得可以解决被配置为提供数据电压的数据驱动器的发热问题。 [0014] 此外，根据本公开，数据驱动器的负载和MUX的负载被降低以高速驱动显示装置。 [0015] 此外，根据本公开，可以抑制由于交叠变化引起的竖直线或水平线的出现。 附图说明[0017] 从以下结合附图的详细描述中将更清楚地理解本公开的以上和其他方面、特征和其他优点，在附图中： [0018] 图1是根据本公开示例性实施方式的显示装置的示意图； [0019] 图2是根据本公开示例性实施方式的显示装置的子像素的电路图； [0020] 图3是用于说明根据本公开示例性实施方式的显示装置的子像素的布置关系的框图； [0021] 图4是当根据本公开示例性实施方式的显示装置实现具有单色的冻结帧时选通电压和数据电压的时序图； [0022] 图5是当根据本公开示例性实施方式的显示装置实现竖直图案画面时选通电压和数据电压的时序图； [0023] 图6是用于说明根据本公开另一示例性实施方式的显示装置的MUX的电路图； [0024] 图7是用于说明根据本公开另一示例性实施方式的显示装置的MUX和多个子像素的连接关系的电路图； [0025] 图8是用于说明根据本公开又一示例性实施方式的显示装置的两个子MUX的电路图； [0026] 图9是用于说明根据本公开又一示例性实施方式的显示装置的四个子MUX的电路图； [0028] 图11是例示了根据本公开另一示例性实施方式和又一示例性实施方式的显示装置的数据电压的波形； [0029] 图12是用于说明根据本公开又一示例性实施方式(示例4)的显示装置的子像素的布置关系的图；以及 [0030] 图13是用于说明根据本公开又一示例性实施方式(示例4)的显示装置的子像素的交叠变化的图。 具体实施方式[0031] 通过参考以下与附图一起详细描述的示例性实施方式，本公开的优点和特征以及实现这些优点和特征的方法将变得清楚。然而，本公开不限于这里公开的示例性实施方式，而是将以各种形式实现。示例性实施方式仅作为示例提供，使得本领域技术人员能够充分理解本公开的公开内容和本公开的范围。因此，本公开将仅由所附权利要求的范围限定。 [0032] 在用于描述本公开的示例性实施方式的附图中示出的形状、尺寸、比率、角度、数量等仅仅是示例，并且本公开不限于此。在整个说明书，相似的附图标记通常指代相似的元件。此外，在本公开的以下描述中，可以省略对已知相关技术的详细解释，以避免不必要地模糊本公开的主题。这里使用的诸如“包括”、“具有”和“由……组成”之类的术语通常旨在允许添加其他组件，除非这些术语与术语“仅”一起使用。除非另有明确提及，否则任何对单数的引用可以包括复数。 [0033] 即使没有明确提及，组件也被解释为包括普通误差范围。 [0034] 当使用诸如“上”、“之上”、“下”和“下一个”之类的术语来描述两个部分之间的位置关系时，除非该术语与术语“紧接着”或“直接”一起使用，否则一个或更多个部分可以位于两个部分之间。 [0035] 当元件或层设置在另一元件或层“上”时，另一层或另一元件可以直接置于其他元件上或它们之间。 [0036] 尽管术语“第一”、“第二”等用于描述各种组件，但是这些组件不受这些术语的约束。这些术语仅用于将一个组件与其他组件区分开来。因此，下面要提到的第一组件可以是本公开的技术构思中的第二组件。 [0037] 在整个说明书中，相似的附图标记通常指代相似的元件。 [0038] 附图中所示的每个组件的尺寸和厚度是为了便于描述而例示的，并且本公开不限于所示组件的尺寸和厚度。 [0039] 本公开的各种实施方式的特征可以部分地或全部地彼此粘附或组合在一起，并且可以在技术上以各种方式互锁和操作，并且实施方式可以彼此独立地或关联地实施。 [0040] 用于本公开的显示装置的晶体管可以由n沟道晶体管(NMOS)和p沟道晶体管(PMOS)的一个或更多个晶体管来实现。晶体管可以由具有氧化物半导体作为有源层的氧化物半导体晶体管或具有低温多晶硅(LTPS)作为有源层的LTPS晶体管来实现。晶体管可以至少包括栅极电极、源极电极和漏极电极。晶体管可以通过显示面板上的薄膜晶体管(TFT)来实现。在晶体管中，载流子从源极电极流向漏极电极。在n沟道晶体管(NMOS)的情况下，由于载流子是电子，为了使电子从源极电极流向漏极电极，源极电压可以低于漏极电压。n沟道晶体管NMOS中的电流方向从漏极电极流向源极电极，并且源极电极可以用作输出端。在p沟道晶体管(PMOS)的情况下，由于载流子是空穴，为了使空穴从源极电极流向漏极电极，源极电压高于漏极电压。在p沟道晶体管PMOS中，空穴从源极电极流向漏极电极，使得电流从源极流向漏极，并且漏极电极用作输出端。因此，源极和漏极可以根据所施加的电压而改变，因此应当注意，晶体管的源极和漏极不是固定的。在本说明书中，假设晶体管是n沟道晶体管(NMOS)，但不限于此，因此可以使用p沟道晶体管并且因此可以改变电路构造。 [0041] 用作开关元件的晶体管的选通信号在栅极导通电压和栅极截止电压之间摆动。栅极导通电压被设置为高于晶体管的阈值电压Vth，而栅极截止电压被设置为低于晶体管的阈值电压Vth。晶体管响应于栅极导通电压而导通并且响应于栅极截止电压而截止。在NMOS的情况下，栅极导通电压可以是栅极高电压VGH并且栅极截止电压可以是栅极低电压VGL。在PMOS的情况下，栅极导通电压可以是栅极低电压VGL，而栅极截止电压可以是栅极高电压VGH。 [0042] 在下文中，将参照附图详细描述本公开的各种示例性实施方式。 [0043] 图1是根据本公开示例性实施方式的显示装置的示意图。参照图1，显示装置100包括显示面板110、选通驱动器120、数据驱动器130和时序控制器140。 [0044] 显示面板110是用于显示图像的面板。显示面板110可以包括设置在基板上的各种电路、布线和发光二极管。显示面板110被彼此交叉的多条数据线DL和多条选通线GL划分，并且包括连接至多条数据线DL和多条选通线GL的多个像素PX。显示面板110包括由多个像素PX限定的显示区和其中形成各种信号线或焊盘的非显示区。显示面板110可以由在诸如液晶显示装置、有机发光显示装置或电泳显示装置之类的各种显示装置中使用的显示面板110来实现。在下文中，描述显示面板110是在有机发光显示装置中使用的面板，但不限于此。 [0045] 时序控制器140通过连接至主机系统的诸如LVDS或TMDS接口之类的接收电路接收诸如竖直同步信号、水平同步信号、数据使能信号或点时钟之类的时序信号。时序控制器140基于输入的时序信号生成时序控制信号以控制数据驱动器130和选通驱动器120。 [0046] 数据驱动器130向多个子像素SP提供数据电压DATA。数据驱动器130可以包括多个源极驱动IC(集成电路)。多个源极驱动IC可以被提供有来自时序控制器140的数字视频数据和源极时序控制信号。多个源极驱动IC响应于源极时序控制信号将数字视频数据转换成伽马电压以生成数据电压DATA，并通过显示面板110的数据线DL提供数据电压DATA。多个源极驱动IC可以通过玻上芯片COG工艺或带载自动键合(TAB)工艺来连接至显示面板110的数据线DL。此外，源极驱动IC形成在显示面板110上或形成在单独的PCB基板上以连接至显示面板110。 [0047] 选通驱动器120向多个子像素SP提供选通信号。选通驱动器120可以包括电平移位器和移位寄存器。电平移位器对从时序控制器140以晶体管‑晶体管‑逻辑TTL电平输入的时钟信号的电平进行移位，然后将该时钟信号提供给移位寄存器。移位寄存器可以通过GIP方式形成在显示面板110的非显示区中，但不限于此。移位寄存器可以由响应于时钟信号和驱动信号将选通信号移位以输出的多个级构成。移位寄存器中所包括的多个级可以通过多个输出端顺序地输出选通信号。 [0048] 显示面板110可以包括多个子像素SP。多个子像素SP可以是用于发射不同颜色的光的子像素。例如，多个子像素SP可以是红子像素、绿子像素、蓝子像素和白子像素，但不限于此。多个子像素SP可以构成像素PX。即，红子像素、绿子像素、蓝子像素和白子像素构成一个像素PX，并且显示面板110可以包括多个像素PX。 [0049] 在下文中，将参照图2一起更详细地描述用于驱动一个子像素SP的驱动电路。 [0050] 图2是根据本公开示例性实施方式的显示装置的子像素的电路图。在图2中，例示了显示装置100的多个子像素SP当中的一个子像素SP的电路图。 [0052] 发光二极管150可以包括阳极、有机层和阴极。有机层可以包括诸如空穴注入层、空穴传输层、有机发光层、电子传输层和电子注入层之类的各种有机层。发光二极管150的阳极可以连接至驱动晶体管DT的输出端并且低电位电压VSS被施加到阴极。虽然在图2中描述了发光二极管150是有机发光二极管150，但本公开不限于此，因此也使用无机发光二极管(即，LED)作为发光二极管150。 [0053] 参照图2，开关晶体管SWT是将数据电压DATA传输到与驱动晶体管DT的栅极电极相对应的第一节点N1的晶体管。开关晶体管SWT可以包括连接至数据线DL的漏极电极、连接至选通线GL的栅极电极和连接至驱动晶体管DT的栅极电极的源极电极。开关晶体管SWT由从选通线GL施加的选通电压GATE导通，以将从数据线DL提供的数据电压DATA传输到与驱动晶体管DT的栅极电极相对应的第一节点N1。 [0054] 参照图2，驱动晶体管DT是向发光二极管150提供驱动电流以驱动发光二极管150的晶体管。驱动晶体管DT可以包括对应于第一节点N1的栅极电极、对应于第二节点N2和输出端的源极电极、以及对应于第三节点N3和输入端的漏极电极。驱动晶体管DT的栅极电极可以连接至开关晶体管SWT，漏极电极可以通过使用高电位电压线VDDL被施加高电位电压VDD，并且源极电极可以连接至发光二极管150的阳极。 [0055] 参照图2，存储电容器SC是将对应于数据电压DATA的电压保持一帧的电容器。存储电容器SC的一个电极可以连接至第一节点N1并且另一个电极可以连接至第二节点N2。 [0056] 此外，在显示装置100的情况下，随着每个子像素SP的驱动时间增加，诸如驱动晶体管DT之类的电路元件可能劣化。因此，可以改变诸如驱动晶体管DT之类的电路元件的唯一特征值。这里，电路元件的唯一特征值可以包括驱动晶体管DT的阈值电压Vth或驱动晶体管DT的迁移率α。电路元件的特征值改变可能导致相应子像素SP的亮度变化。因此，电路元件的特征值改变可以用作与子像素SP的亮度改变相同的概念。 [0057] 此外，每个子像素SP的电路元件之间的特征值的改变程度可以依据每个电路元件的劣化程度而变化。电路元件之间的特征值变化程度的这种差异可能导致子像素SP之间的亮度偏差。因此，电路元件之间的特征值偏差可以用作与子像素SP之间的亮度偏差相同的概念。电路元件的特征值变化(即，子像素SP的亮度变化)以及电路元件之间的特征值偏差(即，子像素SP之间的亮度偏差)可能会导致诸如子像素SP的亮度表现精度降低或错误画面之类的问题。 [0058] 因此，根据本公开示例性实施方式的显示装置100的子像素SP可以提供感测子像素SP的特征值的感测功能和使用感测结果补偿子像素SP的特征值的补偿功能。 [0059] 因此，如图2所示，除了开关晶体管SWT、驱动晶体管DT、存储电容器SC和发光二极管150之外，子像素SP还可以包括感测晶体管SET以有效地控制驱动晶体管DT的源极电极的电压状态。 [0060] 参照图2，感测晶体管SET连接在驱动晶体管DT的源极电极和提供参考电压Vref的参考电压线RVL之间，并且栅极电极连接至选通线GL。因此，感测晶体管SET由通过选通线GL施加的感测信号SENSE导通，以将通过参考电压线RVL提供的参考电压Vref施加到驱动晶体管DT的源极电极。此外，可以利用感测晶体管SET作为驱动晶体管DT的源极电极的电压感测路径之一。 [0061] 参照图2，子像素SP的开关晶体管SWT和感测晶体管SET可以共享一条选通线GL。即，开关晶体管SWT和感测晶体管SET连接至相同的选通线GL以被施加相同的选通信号。然而，为了描述方便，施加到开关晶体管SWT的栅极电极的电压被称为选通电压GATE，而施加到感测晶体管SET的栅极电极的电压被称为感测信号SENSE。然而，施加到一个子像素SP的选通电压GATE和感测信号SENSE是从相同选通线GL传输的相同信号。 [0062] 然而，本公开不限于此，使得仅开关晶体管SWT可以连接至选通线GL，并且感测晶体管SET可以连接至单独的感测线。因此，选通电压GATE可以通过选通线GL施加到开关晶体管SWT并且感测信号SENSE可以通过感测线施加到感测晶体管SET。 [0063] 因此，参考电压Vref通过使用感测晶体管SET被施加到驱动晶体管DT的源极电极。此外，通过参考电压线RVL检测用于感测驱动晶体管DT的阈值电压Vth或驱动晶体管DT的迁移率α的电压。此外，数据驱动器120可以根据驱动晶体管DT的阈值电压Vth或驱动晶体管DT的迁移率α的变化来补偿数据电压DATA。 [0064] 下面将参照图3描述多个子像素的布置关系。 [0065] 图3是用于说明根据本公开示例性实施方式的显示装置的子像素的布置关系的框图。 [0066] 在图3中，为了便于描述，仅例示了以2×2矩阵设置的四个像素PX，并且在显示区中，重复以2×2矩阵设置的四个像素PX的布置关系。此外，设置在子像素R、G、B、W与数据线之间的晶体管指代参照图2描述的开关晶体管SWT。 [0067] 参照图3，一个像素PX包括四个子像素R、G、B、W。例如，如图3所示，像素PX可以包括第一子像素R、第二子像素W、第三子像素B和第四子像素G。此外，第一子像素R为红子像素，第二子像素W为白子像素，第三子像素B为蓝子像素，并且第四子像素G为绿子像素。然而，本公开不限于此并且多个子像素可以改变为各种颜色，诸如品红、黄和青。 [0068] 在同一列中可以设置有多个相同颜色的子像素R、G、B、W。即，在同一列中设置有多个第一子像素R，在同一列中设置有多个第二子像素W，在同一列中设置有多个第三子像素B，并且在同一列中设置有多个第四子像素G。 [0069] 更具体地说，如图3所示，多个第一子像素R设置于第8k‑7列和第8k‑3列，并且多个第二子像素W设置于第8k‑6列和第8k‑2列。此外，多个第三子像素B设置于第8k‑5列和第8k‑1列，并且多个第四子像素G设置于第8k‑4列和第8k列。这里，k是指1或更大的自然数。 [0070] 即，关于一个奇数行或一个偶数行顺序地重复第一子像素R、第二子像素W、第三子像素B和第四子像素G。 [0071] 多条数据线DL1、DL2、DL3、DL4可以分别划分为多条子数据线SDL1‑a、SDL1‑b、SDL2‑a、SDL2‑b、SDL3‑a、SDL3‑b、SDL4‑a、SDL4‑b。具体地，第一数据线DL1可以划分为多条第一子数据线SDL1‑a和SDL1‑b，而第二数据线DL2可以划分为多条第二子数据线SDL2‑a和SDL2‑b。此外，第三数据线DL3可以划分为多条第三子数据线SDL3‑a和SDL3‑b，而第四数据线DL4可以划分为多条第四子数据线SDL4‑a和SDL4‑b。 [0072] 如上所述，第一子数据线SDL1‑a和SDL1‑b可以包括第1‑a子数据线SDL1‑a和第1‑b子数据线SDL1‑b，而第二子数据线SDL2‑a和SD2L‑b可以包括第2‑a子数据线SDL2‑a和第2‑b子数据线SDL2‑b。此外，第三子数据线SDL3‑a和SDL3‑b可以包括第3‑a子数据线SDL3‑a和第3‑b子数据线SDL3‑b，而第四子数据线SDL4‑a和SDL4‑b可以包括第4‑a子数据线SDL4‑a和第 4‑b子数据线SDL4‑b。 [0073] 多条第一子数据线SDL1‑a和SDL1‑b被设置为与多个第一子像素R相邻以连接至多个第一子像素R。 [0074] 具体地，第1‑a子数据线SDL1‑a被设置在设置于第8k‑7列中的多个第一子像素R与设置于第8k‑6列中的多个第二子像素W之间，以电连接至设置于第8k‑7列中的多个第一子像素R。具体地，多条第1‑b子数据线SDL1‑b中的另一条被设置在设置于第8k‑3列中的多个第一子像素R与设置于第8k‑2列中的多个第二子像素W之间，以电连接至设置于第8k‑3列中的多个第一子像素R。 [0075] 多条第二子数据线SDL2‑a和SDL2‑b被设置为与多个第二子像素W相邻以连接至多个第二子像素W。 [0076] 具体地，第2‑a子数据线SDL2‑a被设置在设置于第8k‑7列中的多个第一子像素R与设置于第8k‑6列中的多个第二子像素W之间，以电连接至设置于第8k‑6列中的多个第二子像素W。具体地，多条第2‑b子数据线SDL2‑b中的另一条被设置在设置于第8k‑3列中的多个第一子像素R与设置于第8k‑2列中的多个第二子像素W之间，以电连接至设置于第8k‑2列中的多个第二子像素W。 [0077] 多条第三子数据线SDL3‑a和SDL3‑b被设置为与多个第三子像素B相邻以连接至多个第三子像素B。 [0078] 具体地，第3‑a子数据线SDL3‑a被设置在设置于第8k‑5列中的多个第三子像素B和设置于第8k‑4列中的多个第四子像素G之间，以电连接至设置于第8k‑5列中的多个第三子像素B。第3‑b子数据线SDL3‑b被设置在设置于第8k‑1列中的多个第三子像素B和设置于第8k列中的多个第四子像素G之间，以电连接至设置于第8k‑1列中的多个第三子像素B。 [0079] 多条第四子数据线SDL4‑a和SDL4‑b被设置为与多个第四子像素G相邻以连接至多个第四子像素G。 [0080] 具体地，第4‑a子数据线SDL4‑a被设置在设置于第8k‑5列中的多个第三子像素B与设置于第8k‑4列中的多个第四子像素G之间，以电连接至设置于第8k‑4列中的多个第四子像素G。具体地，多条第4‑b子数据线SDL4‑b中的另一条被设置在设置于第8k‑1列中的多个第三子像素B与设置于第8k列中的多个第四子像素G之间，以电连接至设置于第8k列中的多个第四子像素G。 [0081] 作为红数据电压的第一数据电压DATA1可以施加到第一数据线DL1并且作为白数据电压的第二数据电压DATA2可以施加到第二数据线DL2。此外，作为蓝数据电压的第三数据电压DATA3可以施加到第三数据线DL3并且作为绿数据电压的第四数据电压DATA4可以施加到第四数据线DL4。 [0082] 因此，作为红数据电压的第一数据电压DATA1可以施加到多个第一子数据线SDL1‑a和SDL1‑b，并且作为白数据电压的第二数据电压DATA2可以施加到多个第二子数据线SDL2‑a和SDL2‑b。此外，作为蓝数据电压的第三数据电压DATA3可以施加到多个第三子数据线SDL3‑a和SDL3‑b，并且作为绿数据电压的第四数据电压DATA4可以施加到多个第四子数据线SDL4‑a和SDL4‑b。 [0083] 多条选通线GL1至GL4中的每一条可以设置在多个子像素R、G、B、W的两侧，并且两条选通线GL2和GL3可以设置在多个子像素R、G、B、W之间。 [0084] 具体地，参照图3，第一选通线GL1和第二选通线GL2设置在奇数行中的多个子像素R、G、B、W的两侧，而第三选通线GL3和第四选通线GL4设置于偶数行中的多个子像素R、G、B、W的两侧。因此，第二选通线GL2与第三选通线GL3可以设置于奇数行中的多个子像素R、G、B、W与偶数行中的多个子像素R、G、B、W之间。 [0085] 此外，多个像素PX中的每一个像素可以连接至相同的选通线GL1到GL4，并且多个像素PX当中的相邻像素PX可以连接至不同的选通线GL1到GL4。 [0086] 具体地，参照图3，奇数行中设置于第8k‑7列至第8k‑4列中的子像素R、W、B、G连接至第一选通线GL1。奇数行中设置于第8k‑3列至第8k列中的子像素R、W、B、G连接至第二选通线GL2。偶数行中设置于第8k‑7列至第8k‑4列中的子像素R、W、B、G连接至第三选通线GL3。偶数行中设置于第8k‑3列至第8k列中的子像素R、W、B、G连接至第四选通线GL4。 [0087] 多条参考电压线RVL中的每一条可以设置在一个像素PX中，并且多条高电位电压线VDDL中的每一条可以设置在多个相邻像素PX之间。 [0088] 具体地，多条参考电压线RVL被设置在设置于第8k‑6列中的多个第二子像素W和设置于第8k‑5列中的多个第三子像素B之间，并且被设置在设置于第8k‑2列中的多个第二子像素W和设置于第8k‑1列中的多个第三子像素B之间。然而，参考电压线RVL也可以设置在其他子像素之间。 [0089] 多条高电位电压线VDDL可以被设置在设置于第8k‑4列中的多个第四子像素G与设置于第8k‑3列中的多个第一子像素R之间，并且被设置在设置于第8k‑7列中的多个第一子像素R的外侧以及设置于第8k列中的多个第四子像素G的外侧。然而，高电位电压线VDDL也可以设置在其他子像素之间。 [0090] 在下文中，将参照图4和图5描述根据本公开示例性实施方式的显示装置100的单色冻结帧驱动方法和竖直图案画面驱动方法。 [0091] 图4是当根据本公开示例性实施方式的显示装置实现具有单色的冻结帧时选通电压和数据电压的时序图。 [0092] 如图12和图4所示，通过第一选通线GL1输出第一选通电压GATE1，通过第二选通线GL2输出第二选通电压GATE2，通过第三选通线GL3输出第三选通电压GATE3，并且通过第四选通线GL4输出第四选通电压GATE4。 [0093] 通过第一数据线DL1输出第一数据电压DATA1，通过第二数据线DL2输出第二数据电压DATA2，通过第三数据线DL3输出第三数据电压DATA3，并且通过第四数据线DL4输出第四数据电压DATA4。 [0094] 如图4所示，在第一水平时段H1期间，第一选通电压GATE1为栅极高电压，而第二选通电压GATE2、第三选通电压GATE3和第四选通电压GATE4为栅极低电压。此外，在第一水平时段H1期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0095] 因此，在第一水平时段H1期间，奇数行中连接到设置于第8k‑7列中的多个第一子像素R、设置于第8k‑6列中的多个第二子像素W、设置于第8k‑5列中的多个第三子像素B和设置于第8k‑4列中的多个第四子像素G的全部开关晶体管导通。 [0096] 因此，在第一水平时段H1期间，在奇数行中，第一数据电压DATA1可以被充入设置于第8k‑7列中的多个第一子像素R中，并且第二数据电压DATA2可以被充入设置于第8k‑6列中的多个第二子像素W中。此外，第三数据电压DATA3可以被充入设置于第8k‑5列中的多个第三子像素B中，并且第四数据电压DATA4可以被充入设置于第8k‑4列中的多个第四子像素G中。 [0097] 如图4所示，在第二水平时段H2期间，第二选通电压GATE2为栅极高电压，而第一选通电压GATE1、第三选通电压GATE3和第四选通电压GATE4为栅极低电压。此外，同样在第二水平时段H2期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0098] 因此，在第二水平时段H2期间，奇数行中连接到设置于第8k‑3列中的多个第一子像素R、设置于第8k‑2列中的多个第二子像素W、设置于第8k‑1列中的多个第三子像素B和设置于第8k列中的多个第四子像素G的全部开关晶体管导通。 [0099] 因此，在第二水平时段H2期间，在奇数行中，第一数据电压DATA1可以被充入设置于第8k‑3列中的多个第一子像素R中，而第二数据电压DATA2可以被充入设置于第8k‑2列中的多个第二子像素W中。此外，第三数据电压DATA3可以被充入设置于第8k‑1列中的多个第三子像素B中，并且第四数据电压DATA4可以被充入设置于第8k列中的多个第四子像素G中。 [0100] 如图4所示，在第三水平时段H3期间，第三选通电压GATE3为栅极高电压，而第一选通电压GATE1、第二选通电压GATE2和第四选通电压GATE4为栅极低电压。此外，同样在第三水平时段H3期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0101] 因此，在第三水平时段H3期间，偶数行中连接到设置于第8k‑7列中的多个第一子像素R、设置于第8k‑6列中的多个第二子像素W、设置于第8k‑5列中的多个第三子像素B和设置于第8k‑4列中的多个第四子像素G的全部开关晶体管导通。 [0102] 因此，在第三水平时段H3期间，在偶数行中，第一数据电压DATA1可以被充入设置于第8k‑7列中的多个第一子像素R中，并且第二数据电压DATA2可以被充入设置于第8k‑6列中的多个第二子像素W中。此外，第三数据电压DATA3可以被充入设置于第8k‑5列中的多个第三子像素B中，并且第四数据电压DATA4可以充入设置于第8k‑4列中的多个第四子像素G中。 [0103] 如图4所示，在第四水平时段H4中，第四选通电压GATE4为栅极高电压，而第一选通电压GATE1、第二选通电压GATE2和第三选通电压GATE3为栅极低电压。此外，同样在第四水平时段H4期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0104] 因此，在第四水平时段H4期间，偶数行中连接到设置于8k‑3列中的多个第一子像素R、设置于8k‑2列中的多个第二子像素W、设置于第8k‑1列中的多个第三子像素B和设置于第8k列中的多个第四子像素G的全部开关晶体管导通。 [0105] 因此，在第四水平时段H4期间，在偶数行中，第一数据电压DATA1可以被充入设置于第8k‑3列中的多个第一子像素R中，而第二数据电压DATA2可以被充入设置于第8k‑2列中的多个第二子像素W中。此外，第三数据电压DATA3可以被充入设置于第8k‑1列中的多个第三子像素B中，并且第四数据电压DATA4可以被充入设置于第8k列中的多个第四子像素G中。 [0106] 如上所述，当根据本公开示例性实施方式的显示装置100实现单色冻结帧时，在第一水平时段H1到第四水平时段H4期间，即，在一帧期间，第一数据电压DATA1到第四数据电压DATA4可以是相同电平。因此，在一帧期间，不发生第一数据电压DATA1至第四数据电压DATA4的数据转变。 [0107] 图5是当根据本公开示例性实施方式的显示装置实现竖直图案画面时选通电压和数据电压的时序图。 [0108] 如图5所示，在第一水平时段H1期间，第一选通电压GATE1为栅极高电压，而第二选通电压GATE2、第三选通电压GATE3和第四选通电压GATE4为栅极低电压。此外，在第一水平时段H1期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0109] 因此，在第一水平时段H1期间，奇数行中连接到设置于第8k‑7列中的多个第一子像素R、设置于第8k‑6列中的多个第二子像素W、设置于第8k‑5列中的多个第三子像素B和设置于第8k‑4列中的多个第四子像素G的全部开关晶体管导通。 [0110] 因此，在第一水平时段H1期间，在奇数行中，第一数据电压DATA1可以被充入设置于第8k‑7列中的多个第一子像素R中，并且第二数据电压DATA2可以被充入设置于第8k‑6列中的多个第二子像素W中。此外，第三数据电压DATA3被充入设置于第8k‑5列中的多个第三子像素B中，并且第四数据电压DATA4可以被充入设置于8k‑4列中的多个第四子像素G中。 [0111] 如图5所示，在第二水平时段H2期间，第一选通电压GATE1、第二选通电压GATE2、第三选通电压GATE3和第四选通电压GATE4全部为栅极低电压。此外，同样在第二水平时段H2期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0112] 因此，在第二水平时段H2期间，连接至全部子像素的全部开关晶体管截止。因此，在第二水平时段H2期间，在奇数行中，第一数据电压DATA1不被充入设置于第8k‑3列中的多个第一子像素R中，且第二数据电压DATA2不被充入设置于第8k‑2列中的多个第二子像素W中。此外，第三数据电压DATA3不被充入设置于第8k‑1列中的多个第三子像素B中，并且第四数据电压DATA4不被充入设置于第8k列中的多个第四子像素G中。 [0113] 如图5所示，在第三水平时段H3期间，第三选通电压GATE3为栅极高电压，而第一选通电压GATE1、第二选通电压GATE2和第四选通电压GATE4为栅极低电压。此外，同样在第三水平时段H3期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0114] 因此，在第三水平时段H3期间，偶数行中连接至设置于第8k‑7列中的多个第一子像素R、设置于第8k‑6列中的多个第二子像素W、设置于第8k‑5列中的多个第三子像素B和设置于第8k‑4列中的多个第四子像素G的全部开关晶体管导通。 [0115] 因此，在第三水平时段H3期间，在偶数行中，第一数据电压DATA1可以被充入设置于第8k‑7列中的多个第一子像素R中，并且第二数据电压DATA2可以被充入设置于第8k‑6列中的多个第二子像素W中。此外，第三数据电压DATA3可以被充入设置于第8k‑5列中的多个第三子像素B中，并且第四数据电压DATA4可以被充入设置于第8k‑4列中的多个第四子像素G中。 [0116] 如图5所示，在第四水平时段H4期间，第一选通电压GATE1、第二选通电压GATE2、第三选通电压GATE3和第四选通电压GATE4全部为栅极低电压。此外，同样在第四水平时段H4期间，第一数据电压DATA1至第四数据电压DATA4可以是预定电平的数据电压以实现预定灰阶。 [0117] 因此，在第四水平时段H4期间，连接至全部子像素的全部开关晶体管截止。因此，在第四水平时段H4期间，在偶数行中，第一数据电压DATA1不可以被充入设置于第8k‑3列中的多个第一子像素R中，并且第二数据电压DATA2不可以被充入设置于第8k‑2列中的多个第二子像素W中。此外，第三数据电压DATA3不可以被充入设置于第8k‑1列中的多个第三子像素B中，并且第四数据电压DATA4不可以被充入设置于第8k列中的多个第四子像素G中。 [0118] 如上所述，当根据本公开示例性实施方式的显示装置100实现竖直图案画面时，在第一水平时段H1至第四水平时段H4期间，即，在一帧期间，第一数据电压DATA1至第四数据电压DATA4可以是相同电平。因此，在一帧期间，不发生第一数据电压DATA1至第四数据电压DATA4的数据转变。 [0119] 在相关技术的显示装置中，具有不同颜色的两个子像素连接至一条数据线。因此，在相关技术的显示装置中，施加到数据线的数据电压需要是对应于多种颜色的数据电压，使得数据电压的数据转换是必不可少的。即，即使在一个水平时段期间，也可能发生数据电压的数据转换，并且在至少一帧中，需要发生数据电压的数据转换。 [0120] 因此，当频繁发生数据电压的数据转换时，可能存在数据电压在一个水平时段期间未完全被充入的问题。此外，当频繁发生数据电压的数据转换时，存在的问题是被配置为提供数据电压的数据驱动器严重发热。 [0121] 相反，在根据本公开示例性实施方式的显示装置中，多条数据线DL1、DL2、DL3和DL4中的每条数据线被分成多条子数据线SDL1‑a、SDL1‑b、SDL2‑a、SDL2‑b、SDL3‑a、SDL3‑b、SDL4‑a、SDL4‑b。此外，多条划分的子数据线SDL1‑a、SDL1‑b、SDL2‑a、SDL2‑b、SDL3‑a、SDL3‑b、SDL4‑a、SDL4‑b可以连接至实现相同颜色的子像素R、G、B、W。因此，在根据本公开示例性实施方式的显示装置中，多条数据线可以仅输出对应于一种颜色的数据电压。因此，当实现单色冻结帧或竖直图案画面时，在一个帧中可以不发生数据电压的数据转换。 [0122] 因此，数据电压可以在一个帧期间完全被充入，从而解决相关技术的显示装置的数据电压的不完全充电问题。此外，数据电压恒定地保持一帧，使得也可以解决被配置为提供数据电压的数据驱动器的发热问题。 [0123] 此外，当显示装置实现竖直图案画面时，在一个帧中不发生数据电压的数据转换，从而可以使实现竖直图案画面时数据驱动器的负担最小化。 [0124] 在下文中，将描述根据本公开的另一示例性实施方式的显示装置。根据本公开另一示例性实施方式的显示装置的不同之处在于MUX(MX，多路复用器)，因此将详细描述MUX MX。此外，将省略根据本公开另一示例性实施方式的显示装置与根据本公开示例性实施方式的显示装置之间的重复描述。 [0125] <本公开另一示例性实施方式‑添加有MUX> [0126] 图6是用于说明根据本公开另一示例性实施方式的显示装置的MUX的电路图。 [0127] 如图6所示，MUX MX被设置在多条数据线DL1至DL(2n)与多条子数据线SDL1‑a至SDL(2n)‑b之间。此外，MUX MX被连接至多条数据线DL1至DL(2n)和多条子数据线SDL1‑a至SDL(2n)‑b，以确定多条数据线DL1至DL(2n)和多条子数据线SDL1‑a至SDL(2n)‑b的连接关系。n是指1或更大的自然数。 [0128] MUX MX包括多个第一开关元件SW1和多个第二开关元件SW2。多个第一开关元件SW1中的每一个根据第一控制信号将数据线DLn连接至多条子数据线中的任何一条SDLn‑a。此外，多个第二开关元件SW2中的每一个根据第二控制信号将数据线DLn连接至多条子数据线中的另一条SDLn‑b。 [0129] 具体地，第一开关元件SW1包括连接至第一控制信号线CSL1的栅极电极、连接至第n数据线DLn的漏极电极、和连接至第n‑a子数据线SDLn‑a的源极电极。 [0130] 因此，当施加至第一控制信号线CSL1的第一控制信号为高电平时，第一开关元件SW1导通，使得第n数据线DLn电连接至第n‑a子数据线SDLn‑a。相反，当施加到第一控制信号线CSL1的第一控制信号为低电平时，第一开关元件SW1截止，使得第n数据线DLn与第n‑a子数据线SDLn‑a电隔离。 [0131] 第二开关元件SW2包括连接至第二控制信号线CSL2的栅极电极、连接至第n数据线DLn的漏极电极、和连接至第n‑b子数据线SDLn‑b的源极电极。 [0132] 因此，当施加到第二控制信号线CSL2的第二控制信号为高电平时，第二开关元件SW2导通，使得第n数据线DLn电连接至第n‑b子数据线SDLn‑b。相反，当施加到第二控制信号线CSL2的第二控制信号为低电平时，第二开关元件SW2截止，使得第n数据线DLn与第n‑b子数据线SDLn‑b电隔离。 [0133] 具体地，下面将通过与多个子像素相关联来描述根据本公开另一示例性实施方式的上述显示装置的操作。 [0134] 图7是用于说明根据本公开另一示例性实施方式的显示装置的MUX和多个子像素的连接关系的电路图。 [0135] 将参照图7描述连接至第一选通线至第四选通线GL4和第一数据线至第四数据线DL4的多个子像素的操作方法。即，将通过应用图6的2至n来描述多个子像素的操作方法。 [0136] 当第一控制信号CS1为高电平而第二控制信号CS2为低电平时，多个第一开关元件SW1导通而多个第二开关元件SW2截止。因此，通过使用多个第一开关元件SW1，第一数据线DL1与第1‑a子数据线SDL1‑a电连接，第二数据线DL2与第2‑a子数据线SDL2‑a电连接，第三数据线DL3与第3‑a子数据线SDL3‑a电连接，并且第四数据线DL4与第4‑a子数据线SDL4‑a电连接。 [0137] 因此，第一数据电压DATA1被充入设置于连接至第1‑a子数据线SDL1‑a的第8k‑7列中的多个第一子像素R中，并且第二数据电压DATA2被充入设置于连接至第2‑a子数据线SDL2‑a的第8k‑6列中的多个第二子像素W中。此外，第三数据电压DATA3被充入设置于连接至第3‑a子数据线SDL3‑a的第8k‑5列中的多个第三子像素B中，并且第四数据电压DATA4被充入设置于连接至第4‑a子数据线SDL4‑a的第8k‑4列中的多个第四子像素G中。 [0138] 当第一控制信号CS1为低电平且第二控制信号CS2为高电平时，多个第一开关元件SW1截止而多个第二开关元件SW2导通。因此，通过使用多个第一开关元件SW1，第一数据线DL1与第1‑b子数据线SDL1‑b电连接，第二数据线DL2与第2‑b子数据线SDL2‑b电连接，第三数据线DL3与第3‑b子数据线SDL3‑b电连接，并且第四数据线DL4与第4‑b子数据线SDL4‑b电连接。 [0139] 因此，第一数据电压DATA1被充入设置于连接至第1‑b子数据线SDL1‑b的第8k‑3列中的多个第一子像素R中，并且第二数据电压DATA2被充入设置于连接至第2‑b子数据线SDL2‑b的第8k‑2列中的多个第二子像素W中。此外，第三数据电压DATA3被充入设置于连接至第3‑b子数据线SDL3‑b的第8k‑1列中的多个第三子像素B中，并且第四数据电压DATA4被充入设置于连接至第4‑b子数据线SDL4‑b的第8k列中的多个第四子像素G中。 [0140] 如上所述，MUX MX的第一开关元件SW1和第二开关元件SW2交替导通，使得数据电压被施加到全部多个子像素R、G、B和W，以在显示区实现图像。 [0141] 如上所述，根据本公开另一示例性实施方式的显示装置包括MUX，使得数据线不连接全部多条子数据线，而是可以连接至多条子数据线中的一些子数据线。 [0142] 因此，施加到数据线的数据电压并非施加到全部多条子数据线，而是施加到多条子数据线中的一些子数据线。 [0143] 因此，可以减少根据本公开另一示例性实施方式的显示装置的数据驱动器输出数据电压需要承受的负载。结果，根据本公开另一示例性实施方式的显示装置的数据电压在多个子像素中被完全充电，从而提高了图像质量。 [0144] 在下文中，将描述根据本公开又一示例性实施方式的显示装置。根据本公开又一示例性实施方式的显示装置的不同之处在于MUX的划分，因此将详细描述MUX的划分。此外，将省略根据本公开另一示例性实施方式的显示装置与根据本公开示例性实施方式的显示装置之间的重复描述。 [0145] <本公开的又一示例性实施方式(示例3)‑MUX划分> [0146] 图8是用于说明根据本公开又一示例性实施方式(示例3)的显示装置的两个子MUX的电路图。图9是用于说明根据本公开又一示例性实施方式(示例3)的显示装置的四个子MUX的电路图。 [0147] 如图8所示，MUX MX可以被划分为第一子MUX SMX1和第二子MUX SMX2。 [0148] 第一子MUX SMX1连接至第一数据线DL1至第n数据线DLn和第1‑a子数据线SDL1‑a至第n‑b子数据线SDLn‑b，以确定第一数据线DL1至第n条数据线DLn和第1‑a子数据线SDL1‑a至第n‑b子数据线SDLn‑b的连接关系。 [0149] 第二子MUX SMX2可以连接至第n+1数据线DL(n+1)至第2n数据线DL(2n)和第(n+1)‑a子数据线SDL(n+1)‑a至第(2n)‑b子数据线SDL(2n)‑b。因此，第二子MUX SMX2确定第n+ 1数据线DL(n+1)至第2n数据线DL(2n)和第(n+1)‑a子数据线SDL(n+1)‑a至第(2n)‑b子数据线SDL(2n)‑b的连接关系。 [0150] 第一子MUX SMX1包括多个第1‑a开关元件SW1‑a和多个第2‑a开关元件SW2‑a。多个第1‑a开关元件SW1‑a中的每一个根据第1‑a控制信号CS1‑a确定第一数据线DL1至第n数据线DLn与第1‑a子数据线SDL1‑a至第n‑a子数据线SDLn‑a的连接关系。多个第2‑a开关元件SW2‑a中的每一个根据第2‑a控制信号CS2‑a确定第一数据线DL1至第n数据线DLn以及第1‑b子数据线SDL1‑b与第n‑b子数据线SDLn‑b的连接关系。 [0151] 第二子MUX SMX2包括多个第1‑b开关元件SW1‑b和多个第2‑b开关元件SW2‑b。多个第1‑b开关元件SW1‑b中的每一个根据第1‑b控制信号CS1‑b确定第n+1数据线DL(n+1)至第2n数据线DL(2n)与第(n+1)‑a子数据线SDL(n+1)‑a至第(2n)‑a子数据线SDL(2n)‑a的连接关系。多个第2‑b开关元件SW2‑b中的每一个根据第2‑b控制信号CS2‑b确定第n+1数据线DL(n+1)至第2n数据线至DL(2n)与第(n+1)‑b子数据线SDL(n+1)‑b至第(2n)‑b子数据线SDL(2n)‑b的连接关系。 [0152] 然而，本公开不限于此并且如图9所示，本公开的另一显示装置的MUX MX可以被划分成四个子MUX SMX1、SMX2、SMX3、SMX4。 [0153] 具体地，第一子MUX SMX1可以包括由第1‑a控制信号CS1‑a控制的第1‑a开关元件SW1‑a和由第2‑a控制信号CS2‑a控制的第2‑a开关元件SW2‑a。第二子MUX SMX2可以包括由第1‑b控制信号CS1‑b控制的第1‑b开关元件SW1‑b和由第2‑b控制信号CS2‑b控制的第2‑b开关元件SW2‑b。第三子MUX SMX3可以包括由第1‑c‑控制信号CS1‑c控制的第1‑c开关元件SW1‑c和由第2‑c控制信号CS2‑c控制的第2‑c开关元件SW2‑c。第四子MUX SMX4可以包括由第1‑d控制信号CS1‑d控制的第1‑d开关元件SW1‑d和由第2‑d控制信号CS2‑d控制的第2‑d开关元件SW2‑d。 [0154] 如上所述，根据本公开又一示例性实施方式的显示装置可以将MUX划分为多个子MUX。因此，可以减少需要由多个子MUX中的每一个承担的负载。即，由于MUX被划分为多个子MUX，因此驱动子MUX的第一控制信号线和第二控制信号线的长度减小，使得可以减小子MUX的负载。 [0155] 因此，数据电压可以更有效地被充入连接至多个子MUX的子数据线中。结果，数据电压可以被完全充入多个子像素中，使得可以解决由于未完全充入的数据所导致的图像质量劣化。 [0156] 将参照图10和图11更详细地描述本公开另一示例性实施方式和又一示例性实施方式的具体效果。 [0157] 图10是例示了根据本公开另一示例性实施方式和又一示例性实施方式的显示装置的控制信号的波形。图11是例示了根据本公开另一示例性实施方式和又一示例性实施方式的显示装置的数据电压的波形。 [0158] 具体地，图10所示的控制信号是指根据本公开另一示例性实施方式和又一示例性实施方式的显示装置的第一控制信号和第二控制信号。此外，图11所示的数据电压指示要充入每条数据线中的数据电压DATA。 [0159] 在图10和图11中，示例1指示根据本公开另一示例性实施方式的显示装置中的控制信号和数据电压，其中MUX未被划分。示例2指示根据本公开又一示例性实施方式的显示装置中的控制信号和数据电压，其中MUX被划分成两个子MUX。此外，示例3指示根据本公开又一示例性实施方式的显示装置中的控制信号和数据电压，其中MUX被划分成四个子MUX。 [0160] 具体地，参照图10，根据示例1，控制信号在单位时段期间被充电达大约理想控制信号的一半，并且根据示例2，控制信号在单位时段期间被充电到接近理想控制信号。此外，根据示例3，控制信号在单位时段期间被充电到对应于理想控制信号的电压电平。 [0161] 参照图11，根据示例1，在水平时段期间，数据电压被充电达理想数据电压的大约89％，并且根据示例2，数据电压被充电达理想数据电压的大约96％。此外，在水平时段期间，根据示例3，数据电压被充电达理想数据电压的大约97％。 [0162] 即，在根据本公开又一示例性实施方式的显示装置中，数据电压可以被充电达理想数据电压的95％或更多。因此，在根据本公开又一示例性实施方式的显示装置中，数据电压被完全充入多个子像素中的每一个子像素中，从而可以提高图像质量。 [0163] <本公开的又一示例性实施方式(示例4)‑像素对称结构> [0164] 图12是用于说明根据本公开的又一示例性实施方式(示例4)的显示装置的子像素的布置关系的图。 [0165] 在图12中，为了便于描述，仅例示了以4×2矩阵设置的四个像素PX，并且在显示区中，重复以4×2矩阵设置的八个像素PX的布置关系。此外，设置于子像素R、G、B与数据线之间的晶体管是指参照图2描述的开关晶体管SWT。 [0166] 参照图12，一个像素PX包括三个子像素B、G、R。例如，如图12所示，像素PX可以包括第一子像素B、第二子像素G和第三子像素R。另外，第一子像素B为蓝子像素，第二子像素G为绿子像素，并且第三子像素R为红子像素。然而，本公开不限于此并且多个子像素可以改变为各种颜色，诸如品红、黄和青。 [0167] 在同一列中可以设置多个相同颜色的子像素B、G、R。即，在同一列中设置多个第一子像素B，在同一列中设置多个第二子像素G，并且在同一列中设置多个第三子像素R。 [0168] 更具体地说，如图12所示，作为多个第一子像素B的蓝子像素被设置于第12k‑11列、第12k‑8列、第12k‑5列和第12k‑2列中。此外，作为多个第二子像素G的绿子像素被设置于第12k‑10列、第12k‑7列、第12k‑4列和第12k‑1列中，并且作为多个第三子像素R的红子像素被设置于第12k‑9列、第12k‑6列、第12k‑3列和第12k列中。这里，k是指1或更大的自然数。 [0169] 即，关于一个奇数行或一个偶数行顺序地重复第一子像素B、第二子像素G和第三子像素R。 [0170] 多条数据线DL1、DL2和DL3中的每一条可分别被划分为多条子数据线SDL1‑a、SDL1‑b、SDL2‑a、SDL2‑b、SDL3‑a、SDL3‑b。具体地，第一数据线DL1被划分为多条第一子数据线SDL1‑a和SDL1‑b，第二数据线DL2被划分为多条第二子数据线SDL2‑a和SDL2‑b，并且第三数据线DL3被划分为多条第三子数据线SDL3‑a和SDL3‑b。 [0171] 如上所述，第一子数据线SDL1‑a和SDL1‑b可以包括第1‑a子数据线SDL1‑a和第1‑b子数据线SDL1‑b，并且第二子数据线SDL2‑a和SDL2‑b可以包括第2‑a子数据线SDL2‑a和第2‑b子数据线SDL2‑b。此外，第三子数据线SDL3‑a和SDL3‑b可以包括第3‑a子数据线SDL3‑a和第3‑b子数据线SDL3‑b。 [0172] 多条第一子数据线SDL1‑a和SDL1‑b被设置为与多个第一子像素B相邻以连接至多个第一子像素B。 [0173] 具体地，第1‑a子数据线SDL1‑a被设置在设置于第12k‑8列中的多个第一子像素B与设置于第12k‑7列中的多个第二子像素G之间，以电连接至设置于第12k‑8列中的多个第一子像素B。另选地，第1‑a子数据线SDL1‑a被设置在设置于第12k‑2列中的多个第一子像素B与设置于第12k‑1列中的多个第二子像素G之间以电连接至设置于第12k‑2列中的多个第一子像素B。 [0174] 多条第1‑b子数据线SDL1‑b被设置在设置于第12k‑5列中的多个第一子像素B与设置于第12k‑4列中的多个第二子像素G之间，以电连接至设置于第12k‑5列中的多个第一子像素B。另选地，多条第1‑b子数据线SDL1‑b被设置在设置于第12k‑11列中的多个第一子像素B与设置于第12k‑10列中的多个第二子像素G之间，以电连接至设置于第12k‑11列中的多个第一子像素B。 [0175] 多条第二子数据线SDL2‑a和SDL2‑b被设置为与多个第二子像素G相邻，以连接至多个第二子像素G。 [0176] 具体地，第2‑a子数据线SDL2‑a被设置在设置于第12k‑7列中的多个第二子像素G与设置于第12k‑6列中的多个第三子像素R之间，以电连接至设置于第12k‑7列中的多个第二子像素G。另选地，第2‑a子数据线SDL2‑a被设置在设置于第12k‑1列中的多个第二子像素G与设置于第12k列中的多个第三子像素R之间，以电连接至设置于第12k‑1列中的多个第二子像素G。 [0177] 第2‑b子数据线SDL2‑b被设置在设置于第12k‑11列中的多个第一子像素B与设置于第12k‑10列中的多个第二子像素G之间，以电连接至设置于第12k‑10列中的多个第二子像素G。另选地，第2‑b子数据线SDL2‑b被设置在设置于第12k‑5列中的多个第一子像素B与设置于第12k‑4列中的多个第二子像素G之间，以电连接至设置于第12k‑4列中的多个第二子像素G。 [0178] 多条第三子数据线SDL3‑a和SDL3‑b被设置为与多个第三子像素R相邻以连接至多个第三子像素R。 [0179] 具体地，第3‑a子数据线SDL3‑a被设置在设置于第12k‑7列中的多个第二子像素G与设置于第12k‑6列中的多个第三子像素R之间，以电连接至设置于第12k‑6列中的多个第三子像素R。另选地，第3‑a子数据线SDL3‑a被设置在设置于第12k‑1列中的多个第二子像素G与设置于第12k列中的多个第三子像素R之间，以电连接至设置于第12k列中的多个第三子像素R。 [0180] 第3‑b子数据线SDL3‑b被设置在设置于第12k‑10列中的多个第二子像素G和设置于第12k‑9列中的多个第三子像素R之间，以电连接至设置于第12k‑9列中的多个第三子像素R。另选地，第3‑b子数据线SDL3‑b被设置在设置于第12k‑1列中的多个第二子像素G与设置于第12k列中的多个第三子像素R之间，以电连接至设置于第12k列中的多个第三子像素R。 [0181] 作为蓝数据电压的第一数据电压DATA1被施加至第一数据线DL1，作为绿数据电压的第二数据电压DATA2被施加至第二数据线DL2，并且作为红数据电压的第三数据电压DATA3被施加至第三数据线DL3。 [0182] 因此，作为蓝数据电压的第一数据电压DATA1被施加至多条第一子数据线SDL1‑a和SDL1‑b，并且作为绿数据电压的第二数据电压DATA2被施加至多条第二子数据线SDL2‑a和SDL2‑b。此外，作为红数据电压的第三数据电压DATA3被施加至多条第三子数据线SDL3‑a和SDL3‑b。 [0183] 多条选通线GL1至GL4中的每一条可以设置在多个子像素B、G、R的两侧，并且两条选通线GL2和GL3可以设置在多个子像素B、G、R之间。 [0184] 具体地，参照图12，第一选通线GL1和第二选通线GL2被设置在奇数行中的多个子像素B、G、R的两侧，并且第三选通线GL3和第四选通线GL4被设置在偶数行中的多个子像素B、G、R的两侧。 [0185] 因此，第一选通线GL1可以设置在奇数行中的多个子像素B、G、R的一侧。此外，第二选通线GL2和第三选通线GL3被设置在奇数行中的多个子像素B、G、R与偶数行中的多个子像素B、G、R之间。此外，第四选通线GL4可以被设置在偶数行中的多个子像素B、G、R的另一侧。上述一侧是指设置先前行的多个子像素的方向，另一侧是指设置后续行的多个子像素的方向。 [0186] 此外，多个像素PX中的每一个可以连接至相同的选通线GL1至GL4。 [0187] 具体地，参照图12，奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R连接至第一选通线GL1。此外，奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R连接至第二选通线GL2。此外，偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R连接至第三选通线GL3。此外，偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R连接至第四选通线GL4。 [0188] 此外，设置于第12k‑11列至第12k‑6列中的子像素B、G、R被设置为与靠近第二选通线GL2和第三选通线GL3相比更靠近第一选通线GL1和第四选通线GL4。设置于第12k‑5列至第12k列中的子像素B、G、R被设置为与靠近第一选通线GL1和第四选通线GL4相比更靠近第二选通线GL2和第三选通线GL3。 [0189] 具体地，参照图12，奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R被设置为与靠近第二选通线GL2相比更靠近第一选通线GL1。此外，奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R被设置为与靠近第一选通线GL1相比更靠近第二选通线GL2。此外，偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R被设置为与靠近第四选通线GL4相比更靠近第三选通线GL3。此外，偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R被设置为与靠近第三选通线GL3相比更靠近第四选通线GL4。 [0190] 即，在根据本公开的又一示例性实施方式(示例4)的显示装置中，多个子像素B、R、G的布置关系可以是原点对称。 [0191] 多条参考电压线RVL1和RVL2、多条高电位电压线VDDL1和VDDL2以及低电位电压线VSSL可以设置在多个相邻像素PX之间。 [0192] 具体地，多条高电位电压线VDDL1和VDDL2可以被设置在设置于第12k‑11列中的多个第一子像素B的外侧或者设置于第12k列中的多个第三子像素R的外侧。 [0193] 具体地，第一高电位电压线VDDL1可以被设置在设置于第12k‑11列中的多个第一子像素B的外侧，而第二高电位电压线VDDL2可以被设置在设置于第12k列中的多个第三子像素R的外侧。 [0194] 高电位电压线VDDL1和VDDL2中的每一条可以被划分为多条子高电位电压线SVDDL1和SVDDL2。 [0195] 具体地，第一高电位电压线VDDL1可以不被划分为多条第一子高电位电压线SVDDL1。多条第一子高电位电压线SVDDL1可以被设置在奇数行中设置于第12k‑11列至第 12k‑6列中的子像素B、G、R与偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R之间。 [0196] 换言之，高电位电压线被设置在奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R之间，以将高电位电压施加至设置于第12k‑11列至第12k‑6列中的子像素B、G、R。 [0197] 第二高电位电压线VDDL2可以被划分为多条第二子高电位电压线SVDDL2。多条第二子高电位电压线SVDDL2可以被设置在奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R的一侧和偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R的另一侧。 [0198] 换句话说，高电位电压线被设置在奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R的一侧以及偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R的另一侧，以向设置于第12k‑5列至第12k列中的子像素B、G、R施加高电位电压。 [0199] 此外，多条参考电压线RVL1和RVL2可以被设置在设置于第12k‑9列中的多个第三子像素R与设置于第12k‑8列中的多个第一子像素B之间。此外，多条参考电压线RVL1和RVL2可以被设置在设置于第12k‑3列中的多个第三子像素R与设置于第12k‑2列中的多个第一子像素B之间。 [0200] 具体地，第一参考电压线RVL1可以被设置在设置于第12k‑9列中的多个第三子像素R和设置于第12k‑8列中的多个第一子像素B之间。第二参考电压线RVL2可以被设置在设置于第12k‑3列中的多个第三子像素R和设置于第12k‑2列中的多个第一子像素B之间。 [0201] 多条参考电压线RVL1和RVL2中的每一条可以被划分为多条子参考电压线SRVL1和SRVL2。 [0202] 具体地，第一参考电压线RVL1可以被划分为多条第一子参考电压线SRVL1。多条第一子参考电压线SRVL1可以被设置在奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R的一侧和偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R的另一侧。 [0203] 换言之，参考电压线被设置在奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R的一侧以及偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R的另一侧，以向设置于第12k‑11列至第12k‑6列中的子像素B、G、R施加参考电压。 [0204] 此外，第二参考电压线RVL2可以被划分为多条第二子参考电压线SRVL2。第二子参考电压线SRVL2可以被设置在奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R与偶数行中设置于第12k‑5列到第12k列中的子像素B、G、R之间。 [0205] 换言之，参考电压线被设置在奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R与偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R之间，以向设置于第12k‑5列至第12k列中的子像素B、G、R施加参考电压。 [0206] 低电位电压线VSSL被设置在设置于第12k‑6列中的第三子像素R与设置于第12k‑5列中的第一子像素B之间，以向设置于第12k‑11列至第12k列中的子像素B、G、R施加低电位电压VSS。 [0207] 此外，根据本公开又一示例性实施方式的显示装置可以包括多个修复图案RP，所述修复图案RP可以连接相邻的子像素B、G、R。 [0208] 具体地，多个修复图案RP可以被设置在奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R之间。多个修复图案RP可以连接至设置于同一列中的多个子像素B、G、R。 [0209] 因此，如果设置于第12k‑11列至第12k‑6列中的子像素B、G、R中的任何一个子像素有缺陷，则连接至缺陷子像素的修复图案RP被焊接以电连接缺陷子像素与设置于同一列中的子像素。通过这样做，缺陷子像素被修复以发射光。 [0210] 此外，多个修复图案RP可以被设置在奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R的一侧以及偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R的另一侧。多个修复图案RP可以连接至设置于同一列中的多个子像素B、G、R。 [0211] 因此，如果设置于第12k‑5列至第12k列中的子像素B、G、R中的任何一个子像素有缺陷，则连接至缺陷子像素的修复图案RP被焊接以电连接缺陷子像素和设置于同一列中的子像素。通过这样做，缺陷子像素被修复以发射光。 [0212] 图13是用于说明根据本公开又一示例性实施方式(示例4)的显示装置的子像素的交叠变化的图。 [0213] 由于显示装置的工艺问题，当形成多个子像素时，多个子像素的交叠可能变化。 [0214] 如图13所示，仅多个子像素B、G、R可以被形成为向一侧偏移。因此，可能出现多个子像素B、G、R与连接至多个子像素B、G、R的选通线的交叠变化。 [0215] 具体地，奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R更靠近第一选通线GL1，使得奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与第一选通线GL1的交叠可以增加((+)偏移)。 [0216] 相反，偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R远离第四选通线GL4，使得偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与第四选通线GL4的交叠可以减少((‑)偏移)。 [0217] 此外，奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R远离第二选通线GL2，使得奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R与第二选通线GL2的交叠可以减小((‑)偏移)。 [0218] 此外，偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R更靠近第三选通线GL3，使得偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R和第三选通线GL3的交叠可以增加((+)偏移)。 [0219] 因此，奇数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与第一选通线GL1的交叠增加((+)偏移)，使得驱动电流可以增大。 [0220] 此外，偶数行中设置于第12k‑11列至第12k‑6列中的子像素B、G、R与第四选通线GL4的交叠减小((‑)偏移)，使得驱动电流可以减小。 [0221] 此外，奇数行中设置于第12k‑5列至第12k列中的子像素B、G、R与第二选通线GL2的交叠减小((‑)偏移)，使得驱动电流可以减小。 [0222] 此外，偶数行中设置于第12k‑5列至第12k列中的子像素B、G、R与第三选通线GL3的交叠增加((+)偏移)，使得驱动电流可以增大。 [0223] 即，在根据本公开又一示例性实施方式(示例4)的显示装置中，即使子像素的交叠变化，相邻像素的驱动电流也不会增大或减小。 [0224] 即，在根据本公开又一示例性实施方式(示例4)的显示装置中，即使子像素的交叠变化，设置于同一行中的像素的驱动电流也不会不断地增大或减小。因此，不会出现由于交叠变化而引起的竖直线或水平线。 [0225] 此外，在根据本公开又一示例性实施方式(示例4)的显示装置中，在多个子像素中，可以设置子高电位电压线、子参考电压线和修复图案。因此，设置于显示面板中的组件被集成在一起，使得显示面板的开口率也可以增加。 [0226] 也可以如下地描述本公开的示例性实施方式： [0227] 根据本公开的一个方面，一种显示装置包括：显示面板，在该显示面板中设置有多个像素，该多个像素包括各具有不同颜色的第一子像素、第二子像素、第三子像素和第四子像素；数据驱动器，该数据驱动器被配置为通过使用多条数据线向多个像素提供数据电压；以及选通驱动器，该选通驱动器被配置为通过使用多条选通线向多个像素提供选通信号，多条数据线的每一条被划分为多条子数据线，并且多条子数据线中的每一条连接至具有相同颜色的多个子像素，从而使数据电压的数据转换最小化。 [0228] 多个像素中设置的多个第一子像素可以设置在相同列中，多个像素中设置的多个第二子像素可以设置于相同列中，多个像素中设置的多个第三子像素可以设置于相同列中，并且多个像素中设置的多个第四子像素可以设置于相同列中。 [0229] 第一子像素可以是红子像素，第二子像素可以是白子像素，第三子像素可以是蓝子像素，并且第四子像素可以是绿子像素。 [0230] 多条子数据线可以包括：多条第一子数据线，所述多条第一子数据线连接至设置于多个像素中的多个第一子像素；多条第二子数据线，所述多条第二子数据线连接至设置于多个像素中的多个第二子像素；多条第三子数据线，所述多条第三子数据线连接至设置于多个像素中的多个第三子像素；以及多条第四子数据线，所述多条第四子数据线连接至设置于多个像素中的多个第四子像素。 [0231] 第一子数据线和第二子数据线可以设置于第一子像素和第二子像素之间，并且第三子数据线与第四子数据线可以设置于第三子像素和第四子像素之间。 [0232] 多个像素中的每一个可以连接至相同的选通线，并且多个像素中的两个相邻像素可以连接至不同的选通线。 [0233] 当显示面板实现单色画面或竖直图案画面时，数据电压可以恒定地保持一帧。 [0234] 第一子像素、第二子像素、第三子像素和第四子像素中的每一个可以包括开关晶体管、驱动晶体管、存储电容器、感测晶体管和发光二极管。 [0235] 显示面板还可以包括：多条参考电压线，所述多条参考电压线连接至感测晶体管；以及多条高电位电压线，所述多条高电位电压线连接至驱动晶体管，并且多条参考电压线中的每一条被设置在一个像素中，并且多条高电位电压线的每一条设置于多个相邻的像素之间。 [0236] 显示装置还可以包括多路复用器(MUX)，该多路复用器被设置于多条数据线和多条子数据线之间，并根据控制信号控制多条数据线和多条子数据线的连接关系。 [0237] MUX可以包括：多个第一开关元件，所述多个第一开关元件根据第一控制信号连接数据线和多条子数据线中的任何一条子数据线；以及多个第二开关元件，所述多个第二开关元件根据第二控制信号连接数据线和多条子数据线中的另一条子数据线。 [0238] MUX可以由一个MUX构成，以向多个第一开关元件施加一个第一控制信号并且向多个第二开关元件施加一个第二控制信号。 [0239] MUX可以被划分为多个子MUX，使得多个子MUX中的每一个包括多个第一开关元件和多个第二开关元件，并且向多个子MUX中的每一个施加单独的第一控制信号和单独的第二控制信号。 [0240] 根据本公开的另一方面，一种显示装置包括：显示面板，在该显示面板中设置有具有不同颜色的多个子像素；数据驱动器，该数据驱动器被配置为通过使用多条数据线向多个子像素提供数据电压；以及选通驱动器，该选通驱动器被配置为通过使用多条选通线向多个子像素提供选通信号，多条数据线中的每一条被划分为多条子数据线，并且多条子数据线中的每一条连接至具有相同颜色的子像素。多条选通线包括：第一选通线，该第一选通线被设置在设置于奇数行中的多个子像素的一侧；第二选通线和第三选通线，该第二选通线和第三选通线被设置在设置于奇数行中的多个子像素与设置于偶数行中的多个子像素之间；以及第四选通线，该第四选通线被设置在设置于偶数行中的多个子像素的另一侧，设置于第12k‑11列至第12k‑6列中的多个子像素被设置为与靠近第二选通线和第三选通线相比更靠近第一选通线和第四选通线，并且设置于第12k‑5列至第12k列中的多个子像素被设置为与靠近第一选通线和第四选通线相比更靠近第二选通线和第三选通线。因此，即使子像素的交叠改变，图像也可以是一致的。 [0241] 奇数行中设置于第12k‑11列至第12k‑6列中的多个子像素可以连接至第一选通线并且可以被设置为比靠近第二选通线更靠近第一选通线，并且奇数行中设置于第12k‑5列至第12k列中的多个子像素可以连接至第二选通线并且可以被设置为比靠近第一选通线更靠近第二选通线。 [0242] 偶数行中设置于第12k‑11列至第12k‑6列中的多个子像素可以连接至第四选通线并且可以设置为比靠近第三选通线更靠近第四选通线，并且偶数行中设置于第12k‑5列至第12k列中的多个子像素可以连接至第三选通线并且可以设置为比靠近第四条选通线更靠近第三选通线。 [0243] 在多个子像素当中，设置于第12k‑11列、第12k‑8列、第12k‑5列和第12k‑2列中的多个子像素可以为蓝子像素，在多个子像素当中，设置于第12k‑10列、第12k‑7列、第12k‑4列和第12k‑1列中的多个子像素可以为绿子像素，并且在多个子像素当中，设置于第12k‑9列、第12k‑6列、第12k‑3列和第12k列中的多个子像素可以为红子像素。 [0244] 多个修复图案可以被设置在奇数行中设置于第12k‑11列至第12k‑6列中的多个子像素与偶数行中设置于第12k‑11列至第12k‑6列中的多个子像素之间。 [0245] 多个修复图案可以被设置在奇数行中设置于第12k‑5列至第12k列中的多个子像素的一侧以及偶数行中设置于第12k‑5列至第12k列中的多个子像素的另一侧。 [0246] 至少一条高电位电压线可以被设置在奇数行中设置于第12k‑11列至第12k‑6列中的多个子像素与偶数行中设置于第12k‑11列至第12k‑6列中的多个子像素之间。 [0247] 至少一条高电位电压线可以被设置在奇数行中设置于第12k‑5列至第12k列中的多个子像素的一侧和偶数行中设置于第12k‑5列至第12k列中的多个子像素的另一侧。 [0248] 至少一条参考电压线可以被设置在奇数行中设置于第12k‑11列至第12k‑6列中的多个子像素的一侧以及偶数行中设置于第12k‑11列至第12k‑6列中的多个子像素的另一侧。 [0249] 至少一条高电位电压线可以被设置在奇数行中设置于第12k‑5列至第12k列中的多个子像素与偶数行中设置于第12k‑5列至第12k列中的多个子像素之间。 [0250] 尽管已经参照附图详细描述了本公开的示例性实施方式，但是本公开不限于此并且可以在不脱离本公开的技术构思的情况下以许多不同的形式实现。因此，提供本公开的示例性实施方式仅出于示例性目的，而非旨在限制本公开的技术构思。本公开的技术构思的范围不限于此。因此，应当理解，上述示例性实施方式在所有方面都是示例性的，并非限制本公开。本公开的保护范围应基于所附权利要求来解释，其等同范围内的全部技术构思应理解为落入本公开的范围内。 [0251] 相关申请的交叉引用 [0252] 本申请要求在韩国知识产权厅于2020年7月30日提交的韩国专利申请No.10‑2020‑0095319和于2020年12月31日提交的韩国专利申请No.10‑2020‑0189235的优先权，在此通过引入并入其全部内容。 |
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