显示基板以及显示装置 |
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| 申请号 | CN202080000618.1 | 申请日 | 2020-04-28 | 公开(公告)号 | CN113939865B | 公开(公告)日 | 2024-04-19 |
| 申请人 | 京东方科技集团股份有限公司; 合肥京东方卓印科技有限公司; | 发明人 | 冯雪欢; 李永谦; | ||||
| 摘要 | 一种显示 基板 以及显示装置。该显示基板包括衬底基板、多个子 像素 单元以及栅极驱动 电路 。衬底基板包括显示区，显示区包括阵列排布的多个子显示区，多个子显示区包括多个第一子显示区和多个第二子显示区；多个子像素单元包括多个第一子像素单元和多个第二子像素单元，多个第一子像素单元的发光元件一一对应地位于多个第一子显示区，以及多个第二子像素单元的发光元件一一对应地位于多个第二子显示区；栅极驱动电路至少部分位于多个第二子显示区，多个第二子像素单元的发光元件在衬底基板上的正投影与栅极驱动电路在衬底基板上的正投影至少部分重叠。该显示基板可以提高显示装置的 开口率 。 | ||||||
| 权利要求 | 1.一种显示基板，包括： |
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| 说明书全文 | 显示基板以及显示装置技术领域[0001] 本公开的实施例涉及一种显示基板以及显示装置。 背景技术[0002] 在显示领域，例如液晶显示面板或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。例如，可以采用包括多个级联的移位寄存器单元的GOA Gate driver On Array)为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。应用较广的是将多个级联的移位寄存器单元的GOA一般集成在显示面板的短边。发明内容 [0003] 本公开至少一实施例提供一种显示基板，该显示基板包括衬底基板、多个子像素单元以及栅极驱动电路。衬底基板包括显示区，所述显示区包括阵列排布的多个子显示区，所述多个子显示区包括多个第一子显示区和至少在第一方向上位于所述多个第一子显示区之间的多个第二子显示区；多个子像素单元位于所述显示区，所述多个子像素单元的每个包括发光元件和用于驱动所述发光元件进行发光的子像素驱动电路，所述多个子像素单元包括多个第一子像素单元和多个第二子像素单元，所述多个第一子像素单元的发光元件一一对应地位于所述多个第一子显示区，以及所述多个第二子像素单元的发光元件一一对应地位于所述多个第二子显示区；栅极驱动电路至少部分位于所述多个第二子显示区，所述栅极驱动电路被配置为逐行输出驱动所述多个子像素单元工作的栅极扫描信号，在所述多个第二子显示区中，所述多个第二子像素单元的发光元件在所述衬底基板上的正投影与所述栅极驱动电路在所述衬底基板上的正投影至少部分重叠。 [0004] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元的每个的发光元件包括发光区以及至少部分位于所述发光元件的发光区的第一电极，所述显示基板还包括像素限定层，所述像素限定层设置在所述多个子像素单元的子像素驱动电路的远离所述衬底基板的一侧，所述像素限定层包括多个开口，所述多个开口一一对应的位于所述多个子像素单元的多个发光元件中，所述多个开口的每个配置为露所述第一电极以形成所述发光元件的发光区，每个所述发光元件的第一电极在每个所述发光元件的发光区中对应位置的各个点与所述衬底基板的距离相等。 [0005] 例如，在本公开至少一实施例提供的显示基板中，所述多个第二子像素单元的发光元件的发光区在所述衬底基板上的正投影与所述栅极驱动电路在所述衬底基板上的正投影至少部分重叠。 [0006] 例如，在本公开至少一实施例提供的显示基板中，沿所述第一方向上排布为一行的多个子像素单元的发光元件的发光区等间隔排布。 [0007] 例如，在本公开至少一实施例提供的显示基板中，所述多个第二子像素单元的每个第二子像素单元的子像素驱动电路至少部分位于与所述第二子像素单元的发光元件所在的第二子显示区相邻的第一子显示区中。 [0008] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元的子像素驱动电路位于所述多个第一子显示区中。 [0009] 例如，在本公开至少一实施例提供的显示基板中，所述多个第一子显示区中至少部分的发光元件在所述衬底基板上的正投影与至少两个所述第一子像素单元的子像素驱动电路在所述衬底基板上的正投影至少部分重叠。 [0010] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元排布为N行，所述栅极驱动电路包括N个级联的移位寄存器单元，第n级移位寄存器单元与第n行的多个子像素单元的子像素驱动电路连接，所述第n级移位寄存器单元位于第n行的多个第二子显示区中，1≤n≤N，N为大于等于2的整数。 [0011] 例如，在本公开至少一实施例提供的显示基板中，所述第一电极设置在所述多个子像素单元的子像素驱动电路以及所述栅极驱动电路远离所述衬底基板的一侧，并且所述第一电极与所述子像素驱动电路连接。 [0012] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元的每个还包括第一过孔，所述发光元件的第一电极包括主体部分以及从所述主体部分延伸出的引线部分，所述主体部分的至少部分位于所述发光元件的发光区，所述引线部分通过所述第一过孔与所述子像素驱动电路连接。 [0013] 例如，在本公开至少一实施例提供的显示基板中，所述第二子像素单元的发光元件的第一电极的引线部分从所述第二子像素单元的发光元件所在的第二子显示区延伸到相邻的第一子显示区中，并通过所述第一过孔与位于所述第一子显示区中的第二子像素单元的子像素驱动电路连接。 [0014] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元还包括第一电源线，所述第一电源线沿与所述第一方向不同的第二方向延伸，并设置在所述多个第一子像素单元的子像素驱动电路之间，所述第一电源线在所述衬底基板上的正投影与所述多个子像素单元的发光元件的第一电极在所述衬底基板上的正投影至少部分重叠，所述多个子像素单元的每个的发光元件还包括设置在所述第一电极的远离所述衬底基板一侧的第二电极，所述多个第一子像素单元的至少一个第一子像素单元的发光元件的第二电极通过第二过孔与所述第一电源线连接，所述至少一个第一子像素单元的发光元件的第一电极的引线部分围绕所述第二过孔，且穿过所述第二过孔的远离所述至少一个第一子像素单元的发光元件的发光区的一侧。 [0015] 例如，在本公开至少一实施例提供的显示基板中，所述第二过孔和与所述第二过孔所对应的第一子像素单元的发光元件的发光区的沿所述第二方向的距离大于所述第一过孔和所述第一子像素单元的发光元件的发光区的沿所述第二方向的距离。 [0016] 例如，在本公开至少一实施例提供的显示基板中，所述多个子像素单元的每个的子像素驱动电路包括数据写入电路、驱动电路、电荷存储电路以及感测电路，所述驱动电路与第一节点和第二节点连接，且被配置为在所述第一节点的电平的控制下，控制流经所述发光元件的驱动电流；所述数据写入电路与所述第一节点连接，且被配置为接收所述栅极扫描信号作为扫描驱动信号，并且响应于所述扫描驱动信号将数据信号写入所述第一节点；所述电荷存储电路与所述第一节点以及所述第二节点连接，且被配置为存储写入的所述数据信号以及参考电压信号；所述感测电路与所述第二节点连接，配置为接收所述栅极扫描信号作为感测驱动信号，并且响应于所述感测驱动信号将所述参考电压信号写入所述驱动电路或从所述驱动电路读取感测电压信号；所述发光元件和所述第二节点和所述第一电源线连接，且被配置为在所述驱动电流的驱动下发光。 [0017] 例如，在本公开至少一实施例提供的显示基板中，多个子像素单元还包括多条数据线沿所述第二方向延伸，所述多条数据线与所述多个子像素单元中的各列子像素单元一一对应连接，所述多条数据线在所述衬底基板上的正投影与所述多个子像素单元的发光元件的第一电极在所述衬底基板上的正投影至少部分重叠，所述显示基板还包括沿所述第一方向延伸的多条栅线，所述多条栅线与所述栅极驱动电路和各行子像素单元连接，所述多条栅线包括第一栅线和第二栅线，所述第一栅线与第M行子像素单元的子像素驱动电路的驱动电路、第M‑1行子像素单元的子像素驱动电路的感测电路以及第M行移位寄存器单元的输出端连接，以将所述第M行移位寄存器单元的输出端输出的栅极扫描信号输出至所述第M行子像素单元的子像素驱动电路的驱动电路作为扫描驱动信号、以及输出至所述第M‑1行子像素单元的子像素驱动电路的感测电路作为所述感测驱动信号，所述第二栅线与所述第M行子像素单元的子像素驱动电路的感测电路、所述第M+1行子像素单元的子像素驱动电路的驱动电路以及所述第M+1移位寄存器单元的输出端连接，以将所述第M+1行移位寄存器单元的输出端输出的栅极扫描信号输出至所述第M+1行子像素单元的子像素驱动电路的驱动电路作为扫描驱动信号、以及输出至所述第M行子像素单元的子像素驱动电路的感测电路作为所述感测驱动信号，1＜M＜N，M为整数。 [0018] 例如，在本公开至少一实施例提供的显示基板中，所述数据写入电路包括数据写入晶体管，所述驱动电路包括驱动晶体管，所述感测电路包括感测晶体管，所述电荷存储电路包括存储电容，所述数据写入晶体管的有源层沿所述第一方向延伸，并位于所述第一栅线和所述第二栅线之间，所述驱动晶体管的有源层以及所述感测晶体管的有源层沿所述第二方向延伸并位于所述数据写入晶体管靠近所述第二栅线的一侧，所述存储电容位于所述数据写入晶体管的有源层、所述驱动晶体管有源层以及所述感测晶体管的有源层所围绕的区域，以及与所述数据写入电路连接的数据线在所述衬底基板上的正投影位于所述感测晶体管的有源层远离所述驱动晶体管的一侧。 [0019] 例如，在本公开至少一实施例提供的显示基板中，所述数据写入晶体管的栅极与所述第一栅线连接以接收所述扫描驱动信号，所述数据写入晶体管的第一极与所述数据线连接以接收数据信号，所述存储电容的第一极与所述数据写入晶体管的栅极同层设置，所述存储电容的第一极包括第一凸部和第二凸部，所述第一凸部朝向所述数据写入晶体管，所述第二凸部朝向所述驱动晶体管且沿所述第二方向延伸，所述第一凸部与不在同层的所述数据写入晶体管的第二极连接，所述第二凸部作为所述驱动晶体管的栅极，所述感测晶体管的栅极与所述第二栅线连接且一体形成，所述感测晶体管的第一极以及第二极在所述衬底基板上的正投影位于所述第二栅线在所述衬底基板上的正投影的沿所述第二方向的两侧，所述第一过孔露出所述子像素驱动电路的感测晶体管的第一极，所述第一电极的引线部分通过所述第一过孔与所述感测晶体管的第一极连接。 [0020] 例如，在本公开至少一实施例提供的显示基板中，多个子像素单元还还包括与所述子像素驱动电路连接的第二电源线以及与所述子像素驱动电路连接的感测信号线，所述第二电源线位于所述第二子显示区和所述第二子像素单元的子像素驱动电路所在的第一子显示区之间，所述感测信号线与所述第一电源线相邻设置，且位于所述第一电源线与所述驱动晶体管之间，所述存储电容的第二极与所述存储电容的第一极部分交叠，所述驱动晶体管的第一极和第二极位于所述第二栅线的靠近所述存储电容的一侧，所述存储电容的第二极、所述驱动晶体管的第一极以及所述感测晶体管的第一极位于一个连续的第一源漏电极层，所述驱动晶体管的第二极与所述第二电源线连接，以及所述感测晶体管的第二极与所述感测信号线连接以接收所述感测驱动信号。 [0021] 例如，在本公开至少一实施例提供的显示基板中，该显示基板还包括沿所述第二方向延伸的第一转接电极以及沿所述第一方向延伸的第一连接走线，所述驱动晶体管的第二极与所述第一转接电极的第一端连接，所述第一转接电极的第二端与不在同层的所述第一连接走线连接，所述第一连接走线与不在同层的所述第一电源线连接，所述第一转接电极与所述第二栅线在垂直于所述衬底基板的方向上交叠。 [0022] 例如，在本公开至少一实施例提供的显示基板中，该显示基板还包括沿所述第二方向延伸的第二转接电极，沿所述第一方向延伸的第二连接走线，所述感测晶体管的第二极与所述第二转接电极的第一端连接，所述第二转接电极的第二端与不在同层的所述第二连接走线连接，所述第二连接走线与不在同层的所述感测信号线连接，所述第二转接电极与所述第一连接走线在垂直于所述衬底基板的方向上交叠。 [0024] 为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。 [0025] 图1A为一种显示基板的示意图； [0026] 图1B为一种移位寄存器单元的电路图； [0027] 图1C为图1B所示的移位寄存器单元工作时的信号时序图； [0028] 图2A为本公开至少一实施例提供的一种显示基板的示意图； [0029] 图2B为图2A所示显示基板的子像素单元的子像素驱动电路以及栅极驱动电路的分布示意图； [0030] 图2C为图2A所示显示基板的显示区的分布示意图； [0031] 图3A为图2A所示显示基板的布局示意图； [0032] 图3B为图3A的显示基板的子像素单元的发光元件的布局示意图； [0033] 图3C为图3A所示的发光元件的第一电极的布局示意图； [0034] 图4为图3A的部分结构的截面示意图； [0035] 图5A为本公开至少一实施例提供的子像素单元的子像素驱动电路的电路图； [0036] 图5B为本公开至少一实施例提供的子像素单元的子像素驱动电路与寄存器单元连接的示意图； [0037] 图6为本公开至少一实施例提供的子像素单元的子像素驱动电路的布局图； [0039] 图7B为本公开至少一实施例提供的子像素单元的第一导电层的平面图； [0040] 图7C为本公开至少一实施例提供的子像素单元的第一导电层的平面图； [0041] 图8A为本公开至少一实施例提供的移位寄存器单元的一部分结构的布局图； [0042] 图8B为本公开至少一实施例提供的移位寄存器单元的另一部分结构的布局图； [0043] 图8C为本公开至少一实施例提供的移位寄存器单元的再一部分结构的布局图；以及 [0044] 图9为本公开至少一实施例提供的一种显示装置的示意图。 具体实施方式[0045] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0046] 除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。 [0047] 下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。 [0048] 在显示技术领域，在显示面板技术中，为了实现低成本和窄边框，可以采用GOA技术将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板或有机发光二极管(OLED)显示面板。为了减小显示面板的边框，通常将包括多个级联的移位寄存器单元的GOA集成在显示面板的短边，因此，在采用拼接技术形成大显示屏时无法实现各个子显示屏的无缝对接，从而影响显示屏的显示质量。针对这一问题，可以通过将GOA从显示面板的周边区域转移到像素阵列区解决，例如，在显示面板的像素阵列的像素开口(即发光区)之间空出多个区域，并将GOA设置在该像素阵列区的多个区域中，从而减小周边区域的面积以实现各个子显示屏的无缝对接。但是，这种设计方案存在很多缺陷，下面将结合图1A进行具体介绍。 [0049] 图1A为一种显示基板的示意图。如图1A所示，显示基板01包括衬底基板010、数据驱动芯片IC、多条数据线0D1‑0DN(N为大于1的整数)以及多条栅线0G1‑0GM(M为大于1的整数)。衬底基板010包括显示区011以及周边区012。例如，周边区012位于显示区011的一侧。数据驱动芯片IC位于周边区012。如图1A所示，显示区011包括多个子显示区013、多个GOA电路区014以及多个走线区015。例如，每个子显示区设置有一个子像素单元016(包括子像素单元驱动电路和发光元件)，多个子显示区013在X、Y方向上分别排布为多列多行，即多个子像素单元在X、Y方向上阵列排布。 [0050] 如图1A所示，多个GOA电路区014包括栅极驱动电路017，栅极驱动电路017包括多个级联的移位寄存器单元。多个子显示区013的每个包括子像素单元016。多个级联的移位寄存器单元的每个分布在位于一行的GOA电路区014中，以向该行中的子像素单元016提供栅极扫描信号。多个走线区015中包括多个信号线(例如时钟信号线)以及多个电源线。数据驱动芯片IC配置为向子像素单元016提供数据信号。与数据驱动芯片IC连接的数据线0D1‑0DN沿X方向(例如图中的竖直方向)穿过显示区011，以分别为每一列的子像素单元016提供数据信号。 [0051] 图1B为一种移位寄存器单元的电路图；图1C为图1B所示的移位寄存器单元工作时的信号时序图。下面结合图1B和图1C对该移位寄存器单元017的工作过程进行简要地介绍。 [0052] 图1B示出了栅极驱动电路017的其中一级移位寄存器单元170的电路结构。例如，如图1B所示，移位寄存器单元170包括九个晶体管(第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8以及第九晶体管T9)和两个电容(第一电容C1和第二电容C2)。 [0053] 例如，第一晶体管T1的栅极和输入端STU连接，第一晶体管T1的第一极和第二电压端VDD(例如保持输入直流高电平信号)连接，第一晶体管T1的第二极和上拉节点PU连接。 [0054] 例如，第二晶体管T2的栅极和复位端STD连接，第二晶体管T2的第一极和上拉节点PU连接，第二晶体管T2的第二极和第一电压端VGL(例如输入直流低电平信号)连接以接收第一电压。 [0055] 例如，第三晶体管T3的栅极和上拉节点PU连接，第三晶体管T3的第一极和第一时钟信号端CLK连接以接收第一时钟信号，第三晶体管T3的第二极和输出端GOUT连接。 [0056] 例如，第四晶体管T4的栅极和下拉节点PD连接，第四晶体管T4的第一极和输出端GOUT连接，第四晶体管T4的第二极和第一电压端VGL连接以接收第一电压。 [0057] 例如，第五晶体管T5的栅极和上拉节点PU连接，第五晶体管T5的第一极和下拉节点PD连接，第五晶体管T5的第二极和第一电压端VGL连接以接收第一电压。 [0058] 例如，第六晶体管T6的栅极和下拉节点PD连接，第六晶体管T6的第一极和上拉节点PU连接，第六晶体管T6的第二极和第一电压端VGL连接以接收第一电压。 [0059] 例如，第七晶体管T7的栅极和第一极连接且均和第二时钟信号端CLKB连接，第七晶体管T7的第二极和下拉节点PD连接。 [0060] 例如，第八晶体管T8的栅极和输出端GOUT连接，第八晶体管T8的第一极和下拉节点PD连接，第八晶体管T8的第二极和第一电压端VGL连接以接收第一电压。 [0061] 例如，第九晶体管T9的栅极和初始化端TRST连接以接收上电初始化信号，第九晶体管T9的第一极和上拉节点PU连接以对上拉节点PU进行复位，第九晶体管T9的第二极和第一电压端VGL连接以接收第一电压。 [0062] 例如，第一电容C1的第一极和上拉节点PU连接，第一电容C1的第二极和输出端GOUT连接。 [0063] 例如，第二电容C2的第一极和下拉节点PD连接，第二电容C2的第二极和第一电压端VGL连接。 [0064] 需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压，第二电压端VDD例如保持输入直流高电平信号，将该直流高电平称为第二电压，例如，第二电压大于第一电压。 [0065] 例如上述采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，这里均以薄膜晶体管为例进行说明，例如该晶体管的有源层(沟道区)采用半导体材料，例如，多晶硅(例如低温多晶硅或高温多晶硅)、非晶硅、氧化铟镓锡(IGZO)等，而栅极、源极、漏极等则采用金属材料，例如金属铝或铝合金。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，在本公开的实施例中，电容的电极可以采用金属电极或其中一个电极采用半导体材料(例如掺杂的多晶硅)。 [0066] 例如上述晶体管均以N型晶体管为例进行说明，即各个晶体管在栅极接入高电平(导通电平)时导通，而在接入低电平(截止电平)时截止。此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。 [0067] 需要说明的是，该移位寄存器单元中采用的晶体管均可以为图1C为图1B所示的移位寄存器单元170工作时的信号时序图。下面结合图1C所示的信号时序来说明图1B所示的移位寄存器单元的工作原理。例如，以移位寄存器单元170的工作原理进行说明，其余各级移位寄存器单元170(除第一级移位寄存器单元)的工作原理与其类似，不再赘述。然而，第一级寄存器单元的工作原理与移位寄存器单元170的区别在于：第一级寄存器单元的输入端连接触发信号线GSTV，而移位寄存器单元170的输入端连接上一级移位寄存器单元的输出端。在图1C所示的第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4共四个阶段中，该移位寄存器单元170进行如下操作。 [0068] 在第一阶段t1，初始化端TRST输入高电平。由于初始化端TRST输入高电平，第九晶体管T9导通，使得上拉节点PU和第一电压端VGL电连接，上拉节点PU的电位被下拉至低电平。第三晶体管T3由于上拉节点PU的低电平而截止，所以在此阶段即使第一时钟信号端CLK输入高电平，输出端GOUT也无法将此高电平输出。需要说明的是，在此阶段下拉节点PD的电位不确定，图1C中仅示意性的示出了下拉节点PD在第一阶段t1的电位。另外在此阶段，其他晶体管也都保持截止状态，不再赘述。 [0069] 在第二阶段t2，第一时钟信号端CLK输入低电平，第二时钟信号端CLKB输入高电平，输入端STU输入高电平。由于输入端STU输入高电平，第一晶体管T1导通，使得第二电压端VDD输入的高电平对第一电容C1进行充电，上拉节点PU的电位被上拉至第一高电平。 [0070] 由于第二时钟信号端CLKB输入高电平，第七晶体管T7导通，第二时钟信号端CKLB输入的高电平对下拉节点PD进行充电。又由于上拉节点PU的电位为第一高电平，第五晶体管T5导通，从而使得下拉节点PD和第一电压端VGL电连接。这里，例如第一电压端VGL可以设置为保持输入直流低电平信号。在晶体管的设计上，可以将第七晶体管T7和第五晶体管T5配置为(例如对二者的尺寸比、阈值电压等配置)在第七晶体管T7和第五晶体管T5均导通时，下拉节点PD的电位被下拉到一个较低的电平，该低电平不会使第六晶体管T6和第四晶体管T4开启。需要说明的是，图2中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。 [0071] 由于上拉节点PU处于第一高电平，第三晶体管T3导通，此时第一时钟信号端CLK输入低电平，所以在此阶段，输出端GOUT输出该低电平信号。 [0072] 在第三阶段t3，第一时钟信号端CLK输入高电平，第二时钟信号端CLKB输入低电平，输入端STU输入低电平。由于输入端STU输入低电平，第一晶体管T1截止，上拉节点PU保持上一阶段的第一高电平，从而使得第三晶体管T3保持导通，由于在此阶段第一时钟信号端CLK输入高电平，所以输出端GOUT输出该高电平信号。 [0073] 同时，由于第一电容C1的自举效应，上拉节点PU的电平被进一步拉高，达到第二高电平，使得第三晶体管T3的导通更充分。由于上拉节点PU的电位为高电平，第五晶体管T5继续导通，使得下拉节点PD和第一电压端VGL电连接，而此时第七晶体管T7由于第二时钟信号端CLKB输入的低电平而截止，所以与第一阶段相比，在此阶段下拉节点PD的电位被下拉到一个更低的低电平。由于下拉节点PD的电位为低电平，第六晶体管T6和第四晶体管T4保持截止状态，从而不会影响移位寄存器单元正常输出移位信号。 [0074] 在第四阶段t4，第一时钟信号端CLK输入低电平，第二时钟信号端CLKB输入高电平，输入端STU继续输入低电平，复位端STD输入高电平。由于复位端STD输入高电平，第二晶体管T2导通，将上拉节点PU的电位下拉到第一电压端VGL(例如保持输入直流低电平信号)输入的低电平，从而第三晶体管T3截止。 [0075] 由于第二时钟信号端CLKB输入高电平，第七晶体管T7导通，第二时钟信号端CLKB输入的高电平对下拉节点PD进行充电。同时由于上拉节点PU的电位处于低电平，第五晶体管T5截止，下拉节点PD的放电路径被截止，下拉节点PD被充电至高电平，由此使得第六晶体管T6和第四晶体管T4导通，分别将上拉节点PU和输出端GOUT的电位下拉到第一电压端VGL输入的低电平，消除了移位寄存器单元在非输出阶段其输出端GOUT和上拉节点PU处可能产生的噪声。 [0076] 上述移位寄存器单元在工作时，上拉节点PU和下拉节点PD存在相互制约的关系。例如当上拉节点PU的电位为高电平时，下拉节点PD的电位会被下拉至低电平；又例如当下拉节点PD的电位为高电平时，上拉节点PU的电位会被下拉至低电平。上拉节点PU的电位的高低直接影响着该移位寄存器单元的输出，在非输出阶段上拉节点PU的电位应稳定的保持在低电平，否则移位寄存器单元在一帧时间内可能会造成多次输出。在非输出阶段，如果下拉节点PD的电位未能良好的保持在高电平，则可能导致上拉节点PU的电位发生漂移，从而影响该移位寄存器单元170的正常输出。 [0077] 如图1A所示，与栅极驱动电路017的移位寄存器单元170连接的栅线0G1‑0GM(M为大于1的整数)沿Y方向(例如图中的水平方向)穿显示区011，以为子像素单元016提供栅极扫描信号等。例如，各个子像素单元的子像素驱动电路可以包括本领域内的具有7T1C、8T2C、4T1C或3T1C等电路结构的像素电路，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号等的控制下工作，以驱动发光元件发光从而实现显示等操作。该发光元件例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)。 [0078] 例如，如图1A所示，走线区015以及GOA电路区014位于多个子显示区013之间。走线区015、多个子显示区013、GOA电路区014间隔设置。由于在显示区011中需要留出一些空间以作为GOA电路区014以及走线区015时，因此，子显示区013的空间被压缩，且由于走线区105和GOA电路区014的空间区域的面积大小不等，因此每行的多个子显示区013之间的间距不等，即在Y方向的排布是非等间隔的，例如，在一行上相邻的6个子显示区013中的子像素单元016作为一个重复单元，6个重复单元所在的子显示区不是等间隔排布。 [0079] 如图1A所示，子像素单元016的发光元件的发光区018位于子显示区013，所以，子像素单元016的发光元件的发光区018与子显示区013的排布方式相同。即，子像素单元016的发光元件的发光区018在Y方向上(即一行上)为非等间隔排布。需要说明的是，发光区指的子像素单元016的发光元件的开口区，发光元件的发光层位于开口区，发光层例如可以发射红光、蓝光或绿光。如图1A所示，由于子显示区013给栅极驱动电路017以及其它走线留出了空间，这样减少了发光元件所占的空间，从而减小了发光元件的开口区域的面积，由此大幅降低了显示基板的开口率。另外，显示面板通常选择为顶发射型，在这种情况下，子像素单元016的发光元件的发光层通常采用打印工艺制备。由于目前打印工艺只能等比例打印各个子显示区中的各个子像素单元的发光区，且由于各个重复单元的多个子显示区013为不等间隔排布，因此各个子显示区013中的发光元件的发光区018都需要根据其所在位置单独打印，从而对于图1A所示的显示基板01的每个重复单元都需要进行6次打印工艺(6个子像素单元016是一个重复单元)以将6个发光元件分别打印到打印区，这样会极大地增加了打印时间，降低打印效率。 [0080] 本公开至少一实施例提供一种显示基板，包括衬底基板、多个子像素单元以及栅极驱动电路。衬底基板包括显示区，显示区包括阵列排布的多个子显示区，多个子显示区包括多个第一子显示区和至少在第一方向上位于多个第一子显示区之间的多个第二子显示区；多个子像素单元位于显示区，多个子像素单元的每个包括发光元件和用于驱动所述发光元件进行发光的子像素驱动电路，多个子像素单元包括多个第一子像素单元和多个第二子像素单元，多个第一子像素单元的发光元件一一对应地位于多个第一子显示区，以及多个第二子像素单元的发光元件一一对应地位于多个第二子显示区；栅极驱动电路至少部分位于多个第二子显示区，栅极驱动电路被配置为逐行输出驱动多个子像素单元工作的栅极扫描信号，在多个第二子显示区中，多个第二子像素单元的发光元件在衬底基板上的正投影与栅极驱动电路在衬底基板上的正投影至少部分重叠。 [0081] 本公开至少一实施例还提供一种对应于上述显示基板的显示装置。 [0082] 本公开上述实施例提供的显示基板，通过将栅极驱动电路设置在显示区，且使得多个第二子像素单元的发光元件在衬底基板上的正投影与栅极驱动电路在衬底基板上的正投影至少部分重叠，以使得发光元件可以覆盖在栅极驱动电路上，即避免减小发光元件所占用的空间而预留给栅极驱动电路对显示基板的开口率的影响，从而可以提高显示基板的开口率。 [0083] 下面结合附图对本公开的实施例及其一些示例进行详细说明。 [0084] 图2A为本公开至少一实施例提供的一种显示基板的示意图；图2B为图2A所示显示基板的子像素单元的子像素驱动电路以及栅极驱动电路的分布示意图；图2C为图2A所示显示基板的显示区的分布示意图。也就是说将图2A为图2B和图2C的层叠结构图。 [0085] 例如，如图2A所示，显示基板1包括衬底基板10、沿第一方向Y排布的多条栅线G1‑GK(K为大于1的整数)以及沿第二方向X排布的多条数据D1‑DL(L为大于1的整数)。衬底基板10包括显示区11以及周边区12。例如，显示区11为有效显示区，在该区域中可以设置像素阵列等。 [0087] 如图2A以及图2C所示，显示区11包括阵列排布的多个子显示区13，多个子显示区13包括多个第一子显示区14和至少在第一方向Y上位于多个第一子显示区14之间的多个第二子显示区15。例如，下面以沿第一方向Y进行排布的每6列子显示区13中的子像素单元为一个重复单元为例进行介绍，当然每个重复单元还可以包括9列、12列等更多或更少的列数，本公开的实施例对此不作限制。例如，多个第一子显示区14的每5列之间设置一列第二子显示区15。例如，第1列至第5列为第一子显示区14、第6列为第二子显示区15。 [0088] 在其它实施例中，第一子显示区14以及第二子显示区15也可以采用其它排布方式，例如，将第1列至第5列中的一列设置为第二子显示区15，以6列为一个周期沿第一方向Y进行排布。本公开实施例不以此为限。 [0089] 如图2A以及图2B所示，显示基板1还包括多个子像素单元16。多个子像素单元16位于显示区11。多个子像素单元16的每个包括发光元件161和用于驱动发光元件161进行发光的子像素驱动电路160。例如，例如，各个子像素驱动电路160可以包括本领域内的具有7T1C、8T2C、4T1C或3T1C等电路结构的像素电路，本公开的实施例以包括3T1C电路结构的像素电路为例进行介绍，本公开的实施例对此不作限制。 [0090] 需要说明的是，发光元件161一一对应的位于子显示区13，在图2A以及图2C中所示的阵列排布的矩形表示发光元件161以及子显示区13的位置。子像素驱动电路160在图2A以及图2B中以白色的虚线矩形框表示，在第二方向X上排布为多列，并且子像素驱动电路160位于第一子显示区14，并不占用第二子显示区15的位置。也就是说，子像素单元16的发光元件161位于子显示区13(即发光元件161同时位于第一子显示区14以及第二子显示区15)，发光元件161的排布方式与子显示区13相同，呈阵列排布。例如，子像素单元16的子像素驱动电路160仅位于第一子显示区14，子像素驱动电路160被压缩，使得其占用的空间少于子像素单元16的发光元件161，形成子像素驱动电路160与发光元件161错位排布的方式。 [0091] 结合图2B以及图2C所示，多个子像素单元16包括多个第一子像素单元163和多个第二子像素单元164。多个第一子像素单元163的发光元件161一一对应地位于多个第一子显示区14，以及多个第二子像素单元164的发光元件161一一对应地位于多个第二子显示区15。例如，第一子像素单元163的发光元件161位于第一子显示区14，例如位于图2A中第1列至第5列(从图中最左侧开始数)的发光元件161所对应的子像素单元16为第一子像素单元 163，例如位于图2A中第6列(从图中最左侧开始数)的发光元件161所对应的子像素单元16为第二子像素单元164。如此，以6列为一个周期进行循环，即以6列子像素单元16为一个重复单元。而第一子像素单元163和多个第二子像素单元164都位于第一子显示区14。例如，第二子像素单元164的发光元件161位于第二子显示区15而其子像素驱动电路1602位于第一子显示区14。需要说明的是，图2B中的第一列至第六列设置子像素驱动电路160、第七列设置栅极驱动电路17，对应于图2B中的第一列至第七列，在图2C中设置第一列至第六列的发光元件161，图2B中的列数要大于图2C中的列数。 [0092] 如图2A以及图2B所示，显示基板1还包括栅极驱动电路17，栅极驱动电路17包括多个级联的移位寄存器单元170。例如，该移位寄存器单元170可以是图1B所示的移位寄存器单元，当然也可以是本领域的具有更多或更少晶体管和电容的电路结构的移位寄存器单元，只要满足可以输出栅极扫描信号即可，本公开的实施例对此不作限制。 [0093] 栅极驱动电路17至少部分位于多个第二子显示区15，栅极驱动电路17被配置为逐行输出驱动多个子像素单元16工作的栅极扫描信号。例如，栅极驱动电路17被穿插在多个子像素单元16的子像素驱动电路160之间，而不占用显示基板1的边框的空间，即不占用显示基板的周边区，有利于实现显示基板1的无边框设计。在多个第二子显示区15中，多个第二子像素单元164的发光元件161在衬底基板10上的正投影与栅极驱动电路17在衬底基板10上的正投影至少部分重叠。例如，在垂直于衬底基板10的方向上，发光元件161位于栅极驱动电路17的远离衬底基板10的一侧，使得栅极驱动电路17在被设置为插入显示区11的子像素驱动电路160之间的同时不用占据发光元件161的空间，从而避免影响显示基板的开口率。 [0094] 需要说明的是，上述实施例中以6个子像素驱动电路160被压缩以在每6个子像素驱动电路160之间留出插入栅极驱动电路17的区域，从而将6个子像素驱动电路160以及一个对应于第二子显示区15的插入栅极驱动电路17的区域为一个周期在第一方向Y上进行重复排列。本公开实施例不限于上述排布方式，例如在其它实施例中，可以从显示基板1的两侧向中间压缩子像素驱动电路160所占的区域(例如6个子像素驱动电路160为一组被压缩)，在一行子像素单元中，当子像素驱动电路160之间(例如每6个子像素驱动电路160之间)的区域数量可以将栅极驱动电路17的一级移位寄存器单元插入的情况下，若继续将其余的子像素驱动电路160压缩，则空出来的区域将是多余的，所以，其余的子像素驱动电路160也可以不压缩，只要满足能够将一级移位寄存器单元设置在位于一行的子像素驱动电路160之间既可。但是在显示基板中，若位于一行的多个子像素驱动电路160的结构存在差别，将会增加显示基板制备时的难度。 [0095] 上述实施例提供的显示基板1中，由于多子像素单元16的子像素驱动电路160位于第一子显示区14，子像素驱动电路160被压缩，使得其占用的空间少于子像素单元16的发光元件161，形成子像素驱动电路160与发光元件161错位排布的方式，第二子像素单元164的发光元件161的部分位于栅极驱动电路17的远离衬底基板的一侧，使得栅极驱动电路17在被设置为插入子像素驱动电路160之间的同时不用占据发光元件161的空间，从而在满足显示基板1实现无边框显示的同时不影响发光元件161的设置，从而可以提高显示基板的开口率。 [0096] 例如，如图2C所示，多个子像素单元16的每个的发光元件161(图2C中的矩形区域)包括发光区162(在第二方向X上延伸的椭圆形表示)。结合图2A以及图2B，多个第二子像素单元164的发光元件161的发光区162在衬底基板10上的正投影与栅极驱动电路17在衬底基板10上的正投影至少部分重叠。例如，多个第二子像素单元164的发光元件161的发光区162位于第二子显示区15，多个第二子像素单元164的子像素驱动电路位于第一子显示区14，栅极驱动电路17也位于第二子显示区15。在垂直于衬底基板10的方向上，多个第二子像素单元164的发光元件161的发光区162位于远离栅极驱动电路17的一侧，从而保证显示基板的高开口率。 [0097] 例如，如图2C所示，沿所述第一方向Y上排布为一行的多个子像素单元16的发光元件161的发光区162等间隔排布，从而可以通过一次打印工艺完成对所有发光元件161的制备，提高打印效率，以节省制备工艺，提高显示基板1的生产效率，节约制备成本。 [0098] 需要说明的是，该发光元件161例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)。 [0099] 例如，如图2A以及图2C所示，显示基板1还包括沿第一方向Y排布的多条栅线G1‑GK(K为大于1的整数)以及沿第二方向X排布的多条数据D1‑DL(L为大于1的整数)。例如，周边区12包括数据驱动芯片IC。数据驱动芯片IC配置为向子像素驱动电路160提供数据信号。与数据驱动芯片IC连接的数据D1‑DL沿第二方向X方向(例如图中的竖直方向)穿过显示区11，以分别为每一列的子像素驱动电路160提供数据信号。与栅极驱动电路17连接的栅线G1‑GK沿第一方向Y方向(例如图中的水平方向)穿显示区显示区11，以为子像素驱动电路160提供栅极扫描信号。子像素单元16的子像素驱动电路160在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号的控制下工作，以驱动发光元件161发光从而实现显示等操作。 [0100] 例如，如图2A以及图2B所示，多个第二子像素单元164的每个的子像素驱动电路1602(例如，位于图2B中从左侧开始数的第6列)至少部分位于与第二子像素单元164的发光元件161所在的第二子显示区15相邻的第一子显示区14中。例如，位于图2A中第6列(从图中最左侧开始数)的发光元件161所在的第二子显示区15相邻的第5列的第一子显示区14中，例如，第5列的第一子显示区14包括第二子像素单元164的子像素驱动电路1602，以使得第二子像素单元164的子像素驱动电路1602与位于第二子显示区15的发光元件161连接时需要的走线更短，减少显示基板的布线复杂度。需要说明的是，图2A以及图2C中的列数是以发光元件161的排布为例，而图2B中的列数是以子像素驱动电路160以及栅极驱动电路17的排布为例。在图2A以及图2C中以6个发光元件161的排布为一个重复单元的情况下，图2B中的列数6个子像素驱动电路160以及每6个子像素驱动电路1601之间设置栅极驱动电路17的驱动为一个重复单元。图2A以及图2C中是以第二子显示区15位于第6列为例进行说明，当第二子显示区15位于第2列，第2‑5列为第一子显示区14时，与第2列的发光元件161所在的第二子显示区15相邻的第1列的第一子显示区14中包括第二子像素单元164的子像素驱动电路 1602。 [0101] 例如，如图2B以及图2C所示，多个第一子显示区14中至少部分的发光元件161在衬底基板10上的正投影与至少两个第一子像素单元163的子像素驱动电路1601(例如，位于图2B中的第1列至第5列)在衬底基板10上的正投影至少部分重叠。例如，当子像素单元16的子像素驱动电路160位于第一子显示区14，子像素驱动电路160被压缩，使得其占用的空间少于子像素单元16的发光元件161，形成子像素驱动电路160与发光元件161错位排布的方式时，位于第1列至第4列的第一子显示区14中的发光元件161在衬底基板10上的正投影分别与两个第一子像素单元163的子像素驱动电路1601在衬底基板10上的正投影部分重叠。而位于第5列的第一子显示区14中的发光元件161在衬底基板10上的正投影与一个第一子像素单元163的子像素驱动电路1601(图2B中位于第5列)和一个第二子像素单元164的子像素驱动电路1602(图2B中位于第6列)在衬底基板10上的正投影部分重叠。由此，可以实现显示基板的高开口率。 [0102] 例如，如图2B所示，多个子像素单元16排布为N行，栅极驱动电路17包括N个级联的移位寄存器单元170，第n级移位寄存器单元与第n行的多个子像素单元16的子像素驱动电路160连接，第n级移位寄存器单元170位于第n行的多个第二子显示区15中。1≤n≤N，N为大于等于2的整数。例如，第n级移位寄存器单元170被穿插设置在第n行的多个第二子显示区15中，即，多个第二子显示区15对应于多个子像素驱动电路160之间留出的空间。栅极驱动电路17的移位寄存器单元170例如可以选择如图1B所示的9T2C电路，移位寄存器单元170可以包括第一晶体管T1至第九晶体管T9以及第一电容C1至第二电容C2，移位寄存器单元170还可以包括多条信号线以及电源线。当然，移位寄存器单元170也可以是本领域的具有更多或更少晶体管和电容的电路结构的移位寄存器单元，只要满足可以输出栅极扫描信号即可，本公开的实施例对此不作限制。 [0103] 第n级移位寄存器单元170的各个晶体管、电容、信号线以及电源线等被设置在第n行的多个第二子显示区15中，以组成一个完整的移位寄存器单元170，从而实现栅极驱动电路17其中一级移位寄存器单元的功能。第n级移位寄存器单元170通过栅线与第n行的多个子像素单元16的子像素驱动电路160连接以提供栅极扫描信号。将栅极驱动电路17穿插在显示区11中可以实现显示基板1的无边框显示，提供更好的显示效果。 [0104] 图3A为图2A所示显示基板的布局示意图。如图3A所示，子像素单元16的发光元件161的部分(例如图3A中的自左侧数五个发光元件161)在衬底基板10上的正投影与子像素单元16的子像素驱动电路160在衬底基板上的正投影部分重叠。子像素单元16的发光元件 161位于子像素单元16的子像素驱动电路远离衬底基板10的一侧。子像素驱动电路160与发光元件161连接以驱动发光元件161发光。子像素单元16的第一子像素单元163包括发光元件161以及子像素驱动电路1601，子像素单元16的第二子像素单元164包括发光元件161以及子像素驱动电路1602。第一子像素单元163的子像素驱动电路1601以及第二子像素单元 164的子像素驱动电路1602在第一方向Y上排布为一行且不等间隔排布，从而在第二子像素单元164的子像素驱动电路1602的一侧留出空间用于设置栅极驱动电路17，在第一子像素单元163的子像素驱动电路1601之间留出空间设置其它电源线或者信号线等。例如，如图3A所示，5个第一子像素单元163的子像素驱动电路1601以及1个第二子像素单元164的子像素驱动电路1602作为一个周期，沿第一方向Y排布，其中相邻的3个子像素驱动电路160(图3A中，在第一方向Y上，自左数前三个子像素驱动电路1601)与另相邻的3个子像素驱动电路 160(图3A中，在第一方向Y上，其它两个子像素驱动电路1601以及子像素驱动电路1602)之间具较大的间隔，大于相邻的3个子像素驱动电路160之间的间隔。需要说明的是，图3A所示的只是子像素驱动电路160排布的一种示例，可以根据电路排布的需要，将子像素驱动电路 160之间的间隔间隙调整。由此，多个子像素单元16的子像素驱动电路160占用的空间减少，以留出空间设置栅极驱动电路17。 [0105] 需要说明的是，图3A中只是示例性示出了显示基板1中的在一行上一个排布周期的6个子像素单元16的布局示意图，其它部分的结构将不再赘述。 [0106] 例如，如图3A所示，6个子像素单元16的发光元件161的发光区162与6个子像素单元驱动电路160所在的区域以及6个子像素驱动电路160留出的用于设置栅极驱动电路17的区域(在第一方向Y上，位于子像素驱动电路160的右侧)交叠，由此可以增大显示基板的开口率。由此，6个子像素单元16的发光元件161的发光区162在第一方向Y上等间隔排布，在实现显示基板1的无边框设计的同时还可以提高显示基板1的开口率。 [0107] 例如，如图3A所示，子像素驱动电路160可以采用本领域内的具有3T1C电路结构的像素电路。例如，子像素驱动电路160包括数据写入晶体管T21、驱动晶体管T23、感测晶体管T22以及存储电容C21。需要说明的是，子像素驱动电路160还可以采用其他电路结构的像素电路，例如4T2C、8T2C等，本公开实施例不以此为限。 [0108] 图3B为图3A的显示基板的子像素单元的发光元件的布局示意图；图3C为图3A所示的发光元件的第一电极的布局示意图。 [0109] 如图3B以及图3C所示，多个子像素单元16的每个的发光元件161包括至少部分位于发光元件161的发光区162的第一电极1611。第一电极1611设置在多个子像素单元161的子像素驱动电路160以及栅极驱动电路17远离所述衬底基板10的一侧，并且第一电极1611与子像素驱动电路160连接。例如，在图3B所示的，发光元件161所在的区域一一对应的设置第一电极1611，发光区162位于第一电极1611中。图3C中示出6个第一电极1611，该6个第一电极1611在第一方向Y上等间隔排布，以提高显示基板1的开口率以及实现发光元件161的一次打印工艺制备。当6个第一电极1611在第一方向Y上作为一个重复的周期时，6个第一电极1611每个的远离发光区162的部分的形状都有一点差别，之后将详细描述。 [0110] 如图3B以及图3C所示，多个子像素单元16的每个还包括第一过孔1614。如图3C所示，发光元件161的第一电极1611包括主体部分1621以及从主体部分1621向远离发光区162延伸出的引线部分1622。主体部分1621的部分位于发光元件161的发光区162，例如，发光元件161的发光区162位于主体部分1621中。例如，主体部分1621的面积大于等于发光区162的面积。引线部分1622通过第一过孔1614与子像素驱动电路160连接。例如，引线部分1622延伸至第一过孔1614所在的位置，以通过第一过孔1614与子像素驱动电路160连接。例如，第一过孔1614可以露出子像素驱动电路160的感测晶体管或驱动晶体管的源极或漏极。 [0111] 例如，第一过孔1614的尺寸范围可以为7‑9微米。例如，第一过孔1614的尺寸选择为约8微米。需要说明的是，“约”表示可以在其所取数值的例如±15％或±5％范围内波动。第一过孔1614的尺寸由显示基板在制备工艺进行选择，本公开实施例不以此为限。 [0112] 例如，图3C中的6个第一电极1611的在第一显示区14的5个第一电极1611(在第一方向Y上自左侧数前5个)为第一子像素单元163的发光元件161的第一电极1611，而另一个在第二显示区15的第一电极1611为第二子像素单元164的发光元件161的第一电极1611。6个第一电极1611的主体部分1621的形状以及结构相同，且都为矩形。位于第一方向Y上左侧第一个的第一子像素单元163的发光元件161的第一电极1611，其引线部分1622位于主体部分1621的远离发光区162的下侧，引线部分1622的长度较短。位于第一方向Y上左侧第二个的第一子像素单元163的发光元件161的第一电极1611，其引线部分1622自主体部分1621的远离发光区162的下方的图3C中的左侧引出，在第一方向Y上引线部分1622向靠近第一个的第一子像素单元163的第一电极1611与第二个的第一子像素单元163的第一电极1611之间的区域延伸。位于第一方向Y上左侧第三个的第一子像素单元163的发光元件161的第一电极1611，其引线部分1622自主体部分1621的远离发光区162的下侧引出，并向靠近第二个的第一子像素单元163的第一电极1611的方向延伸至第二个的第一子像素单元163的第一电极1611的远离发光区162的图3C中的下侧。位于第一方向Y上左侧第四个的第一子像素单元163的发光元件161的第一电极1611，其引线部分1622位于主体部分1621的远离发光区162的下方的图3C中的左侧，引线部分1622的长度较短。位于第一方向Y上左侧第五个的第一子像素单元163的发光元件161的第一电极1611，其引线部分1622自主体部分1621的远离发光区162的下方的图3C中的左侧引出，在第一方向Y上引线部分1622穿过第四个的第一子像素单元163的第一电极1611与第四个的第一子像素单元163的第一电极1611之间的区域。 [0113] 例如，如图3B以及3C所示，第二子像素单元164的发光元件161的第一电极1611的引线部分1622从第二子像素单元164的发光元件161所在的第二子显示区15延伸到相邻的第一子显示区14(图3C所示)中，并通过第一过孔1614与位于第一子显示区14中的第二子像素单元164的子像素驱动电路1602(图3A所示)连接。例如，图3C中，在第一方向Y上位于最右侧的第一电极1611为第二子像素单元164的发光元件161的第一电极1611，其引线部1622向位于第一方向Y上左侧第五个的第一子像素单元163的发光元件161的第一电极1611延伸。 [0114] 例如，如图3B以及图3C所示，每个发光元件161的第一电极1611在每个发光元件161的发光区162中对应位置的各个点与衬底基板10的距离相等。例如，发光区162位于第一电极1611的主体部分1621中，第一过孔1614位于第一电极1611的主体部分1621的远离发光区162的一侧(例如，图3C中的主体部分1621的下方)，第一过孔1614与第一电极1611的引线部分1611连接，使得每个第一电极1611在发光区162中对应位置的各个点与衬底基板10的在第二方向X上的距离相等。也就是说，每个第一电极1611的位于发光区162的主体部分 1621相对于衬底基板10是等高的，可以视为位于同一平面上。例如，示例的，在图3C中，取6个第一电极1611的对应位置的点，例如分别为点XY1、点XY2、点XY3、点XY4、点XY5以及点XY6，即点XY1‑点XY6在其所在的第一电极1611中的位置对相互对应。点XY1、点XY2、点XY3、点XY4、点XY5以及点XY6与衬底基板10的在第二方向X上的距离相等。需要说明的是，在每个第一电极1611的对应位置不限于图3C所示的点XY1‑点XY6，在每个第一电极1611中对应位置的点既可。 [0115] 例如，如图3B以及图3C所示，6个第一过孔1614在第一方向Y上位于同一水平线上，以减少显示基板的电路排布的复杂度。 [0116] 图6为本公开至少一实施例提供的子像素单元的子像素驱动电路的布局图。如图3C以及图6所示，多个子像素单元16还包括第一电源线ELVSS，第一电源线ELVSS沿第二方向X延伸，并设置在多个第一子像素单元163的子像素驱动电路1601之间，第一电源线ELVSS在衬底基板10上的正投影与多个子像素单元16的发光元件161的第一电极1611在衬底基板10上的正投影至少部分重叠。例如，位于图3C中第一方向Y上左侧第三个的第一子像素单元 163的发光元件161的第一电极1611在衬底基板10上的正投影与第一电源线ELVSS在衬底基板10上的正投影部分重叠。多个子像素单元16的每个的发光元件161还包括设置在第一电极1611的远离所述衬底基板一侧的第二电极1612(在图4中示出)。 [0117] 例如，在本公开中所涉及的第一方向Y与所述第二方向X的夹角在70°到90°之间，并包括70°和90°。例如，第一方向Y与所述第二方向X的夹角为70°、90°或80°等，可根据实际情况设定，本公开的实施例对此不作限制。例如，第一方向Y与所述第二方向X的夹角还可以为75°、85°等。 [0118] 例如，如图3B以及图6所示，至少一个第一子像素单元163的发光元件161的第二电极1612通过第二过孔1615与第一电源线ELVSS连接。第一电源线ELVSS向发光元件161提供发光控制信号。例如，位于图3B中第一方向Y上左侧第三个的第一子像素单元163的发光元件161的第二电极1612通过第二过孔1615与第一电源线ELVSS连接。 [0119] 例如，第二过孔1615的尺寸范围可以为9‑12微米。例如，第二过孔1615的尺寸选择为约10或11微米。需要说明的是，“约”表示可以在其所取数值的例如±15％或±5％范围内波动。第二过孔1615的尺寸由显示基板在制备工艺进行选择，且第二过孔1615的尺寸需要满足不大于第一电源线ELVSS的宽度。本公开实施例不以此为限。 [0120] 例如，如图3B以及图3C所示，至少一个第一子像素单元163的发光元件161的第一电极1611的引线部分1622围绕所述第二过孔1615，且穿过第二过孔1615的远离至少一个第一子像素单元163的发光元件161的发光区162的一侧。图3C中位于第一方向Y上左侧第三个的第一子像素单元163的发光元件161的第一电极1611的引线部分1622自主体部分1621引出三段引线以分别围绕第二过孔1615的三侧(除了第二过孔1615面对主体部分1621的一侧)。引线部分1622分别包括沿第二方向X的两段引线分别位于第二过孔1615的两侧(图3C中的左右两侧)，以及位于第二过孔1615远离发光区162的一侧的沿第一方向Y的一段引线。即，引线部分1622形成为围绕第二过孔1615的面向发光区162开口的类“凹”字型。由此，使得发光元件161可以等间隔排布，以增加显示基板的开口率。 [0121] 例如，如图3B所示，第二过孔1615和与第二过孔1615所对应的第一子像素单元163(图3B中第一方向Y上左侧第三个第一子像素单元163)的发光元件161的发光区162的沿第二方向X的距离d2大于第一过孔1614和第一子像素单元163(图3B中第一方向Y上左侧第三个第一子像素单元163)的发光元件161的发光区162的沿第二方向X的距离d1。需要说明的是，距离d2为第二过孔1615的中线至发光区162的中线沿第二方向X的距离，距离d1为第一过孔1614的中线至发光区162的中线沿第二方向X的距离。由此，可以保证引线部分1622的宽度合适。例如，引线部分1622的宽度不小于4微米，例如为4毫米。 [0122] 图4为图3A的部分结构的截面示意图。如图4所示，显示基板1包括设置在衬底基板10上的遮光层102以阻挡外部光线的照射，设置在遮光层102远离衬底基板10一侧以及衬底基板上的阻挡层101。阻挡层101可以提供用于形成栅极驱动电路的平坦表面，并且可以避免衬底基板10中可能存在的杂质扩散到子像素驱动电路或栅极驱动电路中而不利影响显示基板的性能。 [0124] 例如，阻挡层101的材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料，或其它适合的材料。 [0125] 如图4所示，显示基板1还包括有源层103、栅绝缘层106、栅极104、层间绝缘层107、源漏极层1053(例如包括源极1051以及漏极1052)。有源层103位于阻挡层101远离衬底基板10一侧，栅绝缘层106位于有源层103远离衬底基板10一侧的、栅极104位于栅绝缘层106远离衬底基板10一侧。层间绝缘层107位于栅极104、有源层103以及阻挡层101远离衬底基板 10的一侧，并且层间绝缘层107包括两个过孔以分别漏出有源层的源极区1031以及漏极区 1032。源极1051以及漏极1052位于源漏电极层1053，且分别通过层间绝缘层107的过孔与有源层的源极区1031以及漏极区1032连接。有源层103、栅极104以及源极1051和漏极1052共同形成一个晶体管，该晶体管可以是图3A中子像素驱动电路160的感测晶体管T22。例如，当遮光层102设置在子像素的薄膜晶体管的下方(即遮光层102在衬底基板10上的正投影与有源层103在衬底基板1上的正投影重叠)时，遮光层102还可避免晶体管受到外部光线照射产生光生载流子而造成漏电流。 [0126] 需要说明的是，子像素驱动电路160的其它晶体管，例如数据写入晶体管T21、驱动晶体管T23的截面结构与感测晶体管T22的截面结构可以相同，这里不再赘述。 [0127] 例如，有源层103的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区1031以及漏极区1032可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。 [0128] 例如，栅绝缘层106以及层间绝缘层107中一种或多种的材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料，或其它适合的材料。 [0129] 例如，栅极104的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。源极1051以及漏极1052(或源漏电极层1053)的材料可以包括金属材料或者合金材料，例如由钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。本公开的实施例对各功能层的材料不做具体限定。 [0130] 如图4所示，显示基板1还包括钝化层108、平坦化层109、像素限定层1011、发光元件161以及封装层1012。钝化层108位于源漏电极层1053的远离衬底基板10的一侧，钝化层108可以保护子像素驱动电路的源极1051和漏极1052不被水汽腐蚀。平坦化层109位于钝化层108的远离衬底基板10的一侧，以提供平坦化表面。例如，在平坦化层109以及钝化层108中形成第一过孔1614，第一过孔1614露出源漏电极层1053。发光元件161通过第一过孔1614与源漏电极层1053连接。 [0131] 例如，钝化层108的材料可以包括有机绝缘材料或无机绝缘材料，例如，氮化硅材料，由于其具有较高的介电常数且具有很好的疏水功能，能够很好的保护子像素驱动电路不被水汽腐蚀。 [0132] 例如，平坦化层109的材料可以包括氧化硅、氮化硅、氮氧化硅等无机绝缘材料，也可以包括聚酰亚胺、聚酞亚胺、聚酞胺、丙烯酸树脂、苯并环丁烯或酚醛树脂等有机绝缘材料，本公开的实施例对此不做限定。 [0133] 如图4所示，发光元件161设置在平坦化层109远离衬底基板10的一侧，发光元件161包括第一电极1611、第二电极1612以及位于第一电极1611与第二电极之间的发光层。发光元件161的第一电极1611通过平坦化层109以及钝化层108中的第一过孔1614与源漏电极层1053连接，即与子像素驱动电路160连接。第一电极1611的远离衬底基板10的一侧形成像素限定层1011，像素限定层1011包括多个开口，以限定多个像素单元。该开口对应发光区 162。多个开口的每个暴露第一电极1611，发光层1613设置在像素限定层1011的多个开口(即发光区162)中。第二电极1612例如可以设置在部分或整个显示区11中，从而在制备工艺中可以整面形成。 [0134] 例如，第一电极1611可以包括反射层，第二电极1612可以包括透明层或半透明层。由此，第一电极1611可以反射从发光层1613发射的光，该部分光通过第二电极1612发射到外界环境中，从而可以提供光出射率。当第二电极1612包括半透射层时，由第一电极1611反射的一些光通过第二电极1612再次反射，因此第一电极1611和第二电极1612形成共振结构，从而可以改善光出射效率。 [0135] 例如，第一电极1611的材料可以包括至少一种透明导电氧化物材料，包括氧化锢锡(ITO)、氧化锢锌(IZO)、氧化锌(ZnO)等。此外，第一电极261可以包括具有高反射率的金属作为反射层，诸如银(Ag)。 [0136] 例如，对于OLED，发光层1613可以包括小分子有机材料或聚合物分子有机材料，可以为荧光发光材料或磷光发光材料，可以发红光、绿光、蓝光，或可以发白光；并且，根据需要发光层还可以进一步包括电子注入层、电子传输层、空穴注入层、空穴传输层等功能层。对于QLED，发光层可以包括量子点材料，例如，硅量子点、锗量子点、硫化镉量子点、硒化镉量子点、碲化镉量子点、硒化锌量子点、硫化铅量子点、硒化铅量子点、磷化铟量子点和砷化铟量子点等，量子点的粒径为2‑20nm。 [0137] 例如，第二电极1612可以包括各种导电材料。例如，第二电极1612可以包括锂(Li)、铝(Al)、镁(Mg)、银(Ag)等金属材料。 [0138] 例如，像素限定层1011的材料可以包括聚酰亚胺、聚酞亚胺、聚酞胺、丙烯酸树脂、苯并环丁烯或酚醛树脂等有机绝缘材料，或者包括氧化硅、氮化硅等无机绝缘材料，本公开的实施例对此不做限定。 [0139] 如图4所示，封装层1012设置在发光元件161的远离衬底基板10的一侧。封装层1012将发光元件161密封，从而可以减少或防止由环境中包括的湿气和/或氧引起的发光元件161的劣化。封装层1012可以为单层结构，也可以为复合层结构，该复合层结构包括无机层和有机层堆叠的结构。封装层1012包括至少一层封装子层。例如，封装层1012可以包括依次设置的第一无机封装层、第一有机封装层、第二无机封装层。 [0140] 例如，该封装层1012的材料可以包括氮化硅、氧化硅、氮氧化硅、高分子树脂等绝缘材料。氮化硅、氧化硅、氮氧化硅等无机材料的致密性高，可以防止水、氧等的侵入；有机封装层的材料可以为含有干燥剂的高分子材料或可阻挡水汽的高分子材料等，例如高分子树脂等以对显示基板的表面进行平坦化处理，并且可以缓解第一无机封装层和第二无机封装层的应力，还可以包括干燥剂等吸水性材料以吸收侵入内部的水、氧等物质。 [0141] 图5A为本公开至少一实施例提供的子像素单元的子像素驱动电路的电路图。如图5A所示，多个子像素单元16的每个的子像素驱动电路160包括数据写入电路1603、驱动电路 1604、电荷存储电路1606以及感测电路1605。驱动电路1604与第一节点G和第二节点S连接，且被配置为在第一节点G的电平的控制下，控制流经发光元件OLED(例如，为发光元件161)的驱动电流。数据写入电路1603与第一节点G连接，且被配置为接收栅极扫描信号(例如，栅极驱动电路提供)作为扫描驱动信号，并且响应于扫描驱动信号将数据信号写入第一节点G。电荷存储电路1606与第一节点G以及所述第二节点S连接，且被配置为存储写入的数据信号以及参考电压信号。感测电路1605与第二节点S连接，配置为接栅极扫描信号作为感测驱动信号，并且响应于感测驱动信号将参考电压信号写入驱动电路1604或从驱动电路1604读取感测电压信号。发光元件OLED和第二节点S和第一电源线ELVSS连接，且被配置为在驱动电流的驱动下发光。 [0142] 例如，如图5A所示，数据写入电路1603实现为数据写入晶体管T21，驱动电路1604实现为驱动晶体管T23，电荷存储电路1606实现为存储电容C21，以及感测电路1605实现为感测晶体管T22。即图2A以及图2B中的多条栅线G1‑GK包括第一栅线G1和第二栅线G2。子像素单元16还包括多条第二电源线ELVDD以及感测信号线SENSE。 [0143] 数据写入晶体管T21的第一极与多条数据线DATA(即图2A以及图2B中的多条数据线D1‑DL)之一连接从而可以接收数据信号，数据写入晶体管T21的第二极与第一节点G连接(也就是与驱动晶体管T23的栅极连接)。数据写入晶体管T21的栅极G211与多条栅线中的第一栅线G1(即和移位寄存器单元的输出端连接的栅线)连接从而可以接收扫描驱动信号。 [0144] 驱动晶体管T23的第一极与一条第二电源线ELVDD连接，被配置为接收第一驱动电压，驱动晶体管T23的第二极和第二节点S连接(也就是与感测晶体管T2的第一极连接)。 [0145] 感测晶体管T22的栅极G221被配置为接收感测驱动信号，例如，感测晶体管T22的栅极G221和多条栅线中的第二栅线G2(即和感测晶体管T22位于不同行的移位寄存器单元的输出端连接栅线)连接从而可以接收感测驱动信号。感测晶体管T2的第一极与第二节点S连接，感测晶体管T2的第二极与一条感测信号线SENSE连接，被配置为接收参考电压信号或者输出感测电压信号。 [0146] OLED的第一极和第二节点S连接，即与驱动晶体管T23的第一极以及感测晶体管T22的第一极连接，从而可以接收驱动晶体管T23的驱动电流；OLED的第二极被配置为与第一电源线ELVSS连接，以接收第二驱动电压。例如，在一些实施例中，OLED的第二极被配置为接地，此时第二驱动电压为0V。例如，第一驱动电压为高电平电压(例如，5V、10V或其他合适的电压)，第二驱动电压为低电平电压(例如，0V、‑5V、‑10V或其他合适的电压)。当驱动晶体管T23导通(或部分导通)时，第一驱动电压和第二驱动电压可以看作一个电源，该电源用于产生驱动OLED的驱动电流。 [0147] 例如上述晶体管均以N型晶体管为例进行说明，即各个晶体管在栅极接入高电平(导通电平)时导通，而在接入低电平(截止电平)时截止。此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。 [0148] 例如，如图6所示，多条数据线DATA沿第二方向X延伸，多条数据线DATA与多个子像素单元16中的各列子像素单元16的子像素驱动电路160一一对应连接，多条数据线DATA在衬底基板10上的正投影与多个子像素单元16的发光元件161的第一电极1611(图3C所示)在衬底基板10上的正投影至少部分重叠。 [0149] 例如，图5B为本公开至少一实施例提供的子像素单元的子像素驱动电路与寄存器单元连接的示意图。如图5B所示，第一栅线G1与第M行子像素单元16的子像素驱动电路160的数据写入电路1603、第M‑1行子像素单元16的子像素驱动电路160的感测电路1605以及第M行移位寄存器单元170的输出端连接，以将第M行移位寄存器单元170的输出端输出的栅极扫描信号输出至第M行子像素单元16的子像素驱动电路160的数据写入电路1603作为扫描驱动信号、以及输出至第M‑1行子像素单元16的子像素驱动电路160的感测电路1605作为感测驱动信号。第二栅线G2与第M行子像素单元16的子像素驱动电路160的感测电路1605、第M+1行子像素单元16的子像素驱动电路160的数据写入电路1603以及第M+1移位寄存器单元170的输出端连接，以将第M+1行移位寄存器单元170的输出端输出的栅极扫描信号输出至第M+1行子像素单元16的子像素驱动电路160的数据写入电路1603作为扫描驱动信号、以及输出至第M行子像素单元16的子像素驱动电路160的感测电路1605作为感测驱动信号。1＜M＜N，M为大于1的奇数。 [0150] 图7A为本公开至少一实施例提供的子像素单元的半导体层1030的平面图；图7B为本公开至少一实施例提供的子像素单元的第一导电层1040的平面图；图7C为本公开至少一实施例提供的子像素单元的第一导电层1050的平面图。也即，将图7A、图7B以及图7C叠置之后可以得到图6，下面结合图4、图6、图7A、图7B以及图7C对子像素单元的子像素单元驱动电路160的结构进行详细介绍。需要说明的是，将以图6、图7A、图7B以及图7C中一个子像素单元驱动电路160的结构为例进行介绍，而其它子像素单元驱动电路160的结构与之镜像对称或相同将不再赘述。 [0151] 如图6以及图7A所示，数据写入晶体管T21的有源层A21沿第一方向Y延伸，并位于第一栅线G1和第二栅线G2之间，驱动晶体管T23的有源层A23以及感测晶体管T22的有源层A22沿第二方向X延伸并位于数据写入晶体管T21靠近第二栅线G2的一侧。在第一方向Y上，驱动晶体管T23的有源层A23以及感测晶体管T22的有源层A22并排设置。存储电容C21位于数据写入晶体管T21的有源层A21、驱动晶体管T23有源层A23以及感测晶体管T22的有源层A22所围绕的区域，以及与数据写入电路1603连接的数据线DATA在衬底基板10上的正投影位于感测晶体管T22的有源层A22远离所述驱动晶体管T23的一侧。数据写入晶体管T21的有源层A21、驱动晶体管T23的有源层A23以及感测晶体管T22的有源层A22位于半导体层1030。例如，图6中，每个子像素驱动电路160连接一条数据线DATA，数据线DATA位于感测晶体管T22的有源层A22远离所述驱动晶体管T23的一侧。在图6中，子像素单元160的各个晶体管以及电容主要位于多条数据线DATA、第一栅线G1、第二栅线G2、第一电源线ELVSS、第二电源线ELVDD限定的区域。子像素单元160的上述排布方式可以减少连接走线或者转接电极的数量，减少子像素单元160占用的空间。 [0152] 例如，数据写入晶体管T21的有源层A21也可以不与第一方向Y平行，例如数据写入晶体管T21的有源层A21与第二方向Y相交一定的角度。例如，该交叉角度小于等于20°。驱动晶体管T23的有源层A23以及感测晶体管T22的有源层A22可以不与第二方向X平行，例如驱动晶体管T23的有源层A23以及感测晶体管T22的有源层A22与第二方向X相交一定的角度。例如，该交叉角度小于等于20°。 [0153] 例如，如图7A所示，以数据写入晶体管T21为例，该数据写入晶体管T21的有源层A21包括源极区域S1、漏极区域D1和沟道区P1。例如，如图7B所示，该数据写入晶体管T21还包括栅极G21，栅极G21位于第一导电层1040，栅极G21与第一栅线G1连接，且一体形成。沟道区P1在衬底基板上的正投影与栅极G21在衬底基板上的正投影部分重叠。 [0154] 例如，半导体层1030的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。 [0155] 例如，如图4以及图7B所示，半导体层1030设置在阻挡层101的远离衬底基板10的一侧。第一导电层1040设置在栅绝缘层106远离衬底基板10的一侧以与第一导电层1040绝缘。例如，第一导电层1030可包括存储电容C21的第一电极CE1、驱动晶体管T23的栅极G23以及感测晶体管T22的栅极G22和与各条走线(例如，第一连接走线L1和第二连接走线L2)。第一电极CE1大致呈沿第二方向X的“凹”字型，且开口位于第一电极CE11的沿第二方向X的靠近驱动晶体管T23的长边。 [0156] 例如，第一导电层1040的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。 [0157] 例如，如图7B以及图7C所示，存储电容C21的第一极CE1包括第一凸部CE11和第二凸部CE12，第一凸部CE11朝向数据写入晶体管T21，第二凸部CE12朝向驱动晶体管T23且沿第二方向Y延伸，第一凸部CE12与不在同层的数据写入晶体管T21的第二极SD12通过过孔连接。数据写入晶体管T21的第二极SD12位于第二导电层1050。在图4中第二导电层1050位于层间绝缘层107远离衬底基板10的一侧以与第一导电层1040绝缘。第一凸部CE12与不在同层的数据写入晶体管T21的第二极SD12通过穿过层间绝缘层107的过孔连接。 [0158] 例如，如图7B所示，第二凸部CE12作为驱动晶体管T23的栅极G23，即驱动晶体管T23的栅极G23与存储电容C21的第一极CE1一体形成，以节省空间，减小走线设置。感测晶体管T22的栅极G22与第二栅线G2连接且一体形成，以节省空间，减小走线设置。 [0159] 例如，如图7C所示，感测晶体管T22的第一极SD21以及第二极SD22在衬底基板上的正投影位于第二栅线G2在衬底基板上的正投影的沿第二方向Y的两侧。即，在图7A中，感测晶体管T22的有源层A22在衬底基板上的正投影与第二栅线G2在衬底基板上的正投影部分重叠，也就是说，感测晶体管T22与第二栅线G2交叉。数据写入晶体管T21的第一极SD11与数据线DATA连接且一体形成。驱动晶体管T23的第一极SD31和第二极SD32位于第二栅线G2的靠近所述存储电容C21的一侧。感测晶体管T22的第一极SD21、驱动晶体管T23的第一极SD31与存储电容C21的第二极CE2连接且位于一个连续的第一源漏电极层并一体形成。由此，节省空间，减小走线设置。例如，以数据写入晶体管T21为例，如图7A所示，数据写入晶体管T21的第一极SD11通过贯穿层间绝缘层107的过孔与有源层A21的漏极区域D1连接，数据写入晶体管T21的第二极SD12通过贯穿层间绝缘层107的过孔与有源层A21的源极区域S1连接。 [0160] 例如，存储电容C21的第二极CE2大致呈倒“L”型。存储电容C21的第二极CE2与存储电容C21的第一极CE1部分交叠。存储电容C21的第二极CE2以及存储电容C21的第一极CE1之间设置层间绝缘层107。 [0161] 例如，如图4以及图6所示，第一过孔1614露出子像素驱动电路160的感测晶体管T22的第一极SD21，第一电极1611的引线部分1622(图3C所示)通过第一过孔1611与感测晶体管T22的第一极SD21连接。 [0162] 例如，第二导电层1050的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。 [0163] 例如，如图7C所示，第二电源线ELVDD位于第二子显示区14(图2C所示)和第二子像素单元164的子像素驱动电路1602(图2B所示)所在的第一子显示区13(图2C所示)之间。感测信号线SENSE与第一电源线ELVSS相邻设置，且位于第一电源线ELVSS与驱动晶体管T23之间。由此，减少第二电源线ELVDD以及感测信号线SENSE在第一方向Y上占用的空间。 [0164] 例如，如图7B以及图7C所示，显示基板还包括沿第二方向X延伸的第一转接电极E1(位于第二导电层1050)以及沿第一方向Y延伸的第一连接走线L1(位于第一导电层1040)。驱动晶体管T23的第二极SD23与第一转接电极E1的第一端连接，第一转接电极E1的第二端E12与不在同层的第一连接走线L1连接。例如，第一转接电极E1的第二端E12通过穿过层间绝缘层107的过孔与第一连接走线L1连接。需要说明的是第一转接电极E1的第一端的位于可以视为与驱动晶体管T23的第二极SD23的位置相同，例如一体形成，图中不再标注。第一连接走线L1与不在同层的第一电源线ELVSS(位于第二导电层1050)通过过孔GH1(图6所示)连接。例如，过孔GH1穿过层间绝缘层107。第一转接电极E1与第二栅线G2在垂直于衬底基板的方向上交叠。由此，减少布线的复杂度，节省布线空间。 [0165] 例如，第一转接电极E1也可以不与第二方向X平行，例如第一转接电极E1与第二方向X相交一定的角度。例如，该交叉角度小于等于20°。例如，第一连接走线L1也可以不与第一方向Y平行，例如第一连接走线L1与第一方向Y相交一定的角度。例如，该交叉角度小于等于20°。 [0166] 例如，如图7B以及图7C所示，显示基板还包括沿第二方向X延伸的第二转接电极E2(位于第二导电层1050)以及沿第一方向Y延伸的第二连接走线L2(位于第一导电层1040)。感测晶体管T22的第二极SD22与第二转接电极E2的第一端连接。需要说明的是第二转接电极E2的第一端的位于可以视为与感测晶体管T22的第二极SD22的位置相同，例如一体形成，图中不再标注。第二转接电极E2的第二端E22与不在同层的第二连接走线L2通过过孔GH2(图6所示)连接。例如，过孔GH2穿过层间绝缘层107。第二连接走线L2与不在同层的感测信号线SENSE(位于第二导电层1050)连接。第二转接电极E2与第一连接走线L1在垂直于衬底基板的方向上交叠。由此，减少布线的复杂度，节省布线空间。 [0167] 例如，第二转接电极E2也可以不与第二方向X平行，例如第二转接电极E2与第二方向X相交一定的角度。例如，该交叉角度小于等于20°。例如，第二连接走线L2也可以不与第一方向Y平行，例如第二连接走线L2与第一方向Y相交一定的角度。例如，该交叉角度小于等于20°。 [0168] 本公开实施例中的栅极驱动电路17的多个移位寄存器单元170例如采用如图1B所示的电路图。例如，多个移位寄存器单元170的每个包括九个晶体管(第一晶体管‑第九晶体管)和两个电容(第一电容和第二电容)。 [0169] 将多个移位寄存器单元170的每个设置在位于一行的第二子显示区15中(如图2B所示)。图8A为本公开至少一实施例提供的移位寄存器单元170的一部分结构的布局图；图8B为本公开至少一实施例提供的移位寄存器单元170的另一部分结构的布局图；以及图8C为本公开至少一实施例提供的移位寄存器单元170的再一部分结构的布局图。下面将结合图8A、图8B以及图8C介绍移位寄存器单元170的部分结构的布局图。 [0170] 如图8A所示，移位寄存器单元170的第一电容C1设置在6个子像素驱动电路160的一侧(例如图8A中的沿第一方向Y的右侧，)的区域(即图2C中的一个第二子显示区15)，第一电容C1的第一极和上拉节点PU连接，第一电容C1的第二极和第一栅线G1连接，以将栅极扫描信号输出至与第一电容C1位于同一行的子像素驱动电路160。需要说明的是上拉节点PU可以为一条沿第一方向Y延伸的信号线，可以与一行中的移位寄存器单元170的多个晶体管。例如，上拉节点PU还可以与位于其它第二子显示区15中的第一晶体管T1的第二极、第五晶体管T5的栅极等连接。 [0171] 如图8B所示，移位寄存器单元170的第一晶体管T1、第二晶体管T2、与第一晶体管T1的栅极连接的输入端STU以及与第二晶体管T2的栅极连接的复位端STD、与第一晶体管T1的第二极以及第二晶体管T2的第一极连接的上拉节点PU设置在6个子像素驱动电路160的一侧(例如图8B中的沿第一方向Y的左侧，即靠近图中的子像素驱动电路1602)的区域(即图2C中的一个第二子显示区15)，与第一晶体管T1的第一极连接的第二电压端VDD(例如保持输入直流高电平信号)、与第二晶体管T2的第二极连接的第一电压端VGL(例如输入直流低电平信号)以及电源线GSTV设置在6个子像素驱动电路160的另一侧的区域(即图2C中的另一第二子显示区15)。需要说明的是栅极驱动电路17的第一级移位寄存器单元170的输入端连接触发信号线GSTV，而移位寄存器单元104的输入端连接上一级移位寄存器单元的输出端。例如，图8B中的移位寄存器单元的第二电压端VDD以及栅极驱动电路17的位于其它行的移位寄存器单元170的第二电压端VDD连接至一条沿第二方向X延伸的一条电源线以向多级移位寄存器单元170提供高电平信号。例如，图8B中的移位寄存器单元的第一电压端VGL以及栅极驱动电路17的位于其它行的移位寄存器单元170的高第一电压端VGL连接至一条沿第二方向X延伸的另一条电源线以向多级移位寄存器单元170提供低电平信号。 [0172] 如图8C所示，移位寄存器单元170的第三晶体管T3设置两个子像素驱动电路160之间(例如子像素驱动电路1601与子像素驱动电路1602之间)的区域(即图2C中的一个第二子显示区15)。第三晶体管T3的栅极与上拉节点PU连接，第三晶体管T3的第一极与第一时钟信号端CLK连接，第三晶体管T3的第二极和第一栅线G1连接，以将栅极扫描信号输出至与第一电容C1位于同一行的子像素驱动电路160。 [0173] 需要说明的是，移位寄存器单元170的其它晶体管或者电容在显示基板上的布局方式可以参照图8A、图8B以及图8C所示的布局图进行设计。另外，移位寄存器单元170的第一电容C1、第一晶体管T1、第二晶体管T2、第晶体管T3等的布局在图8A、图8B以及图8C中只是给出了一种示例，也可以采用其他的方式进行布局，只要将栅极驱动电路的一级移位寄存器单元170的全部晶体管以及电容等穿插在一行中的第二子显示区(子像素驱动电路160之间的区域)中即可，本公开实施例并不限制栅极驱动电路的布局结构。 [0174] 例如，如图6所示，第一导电层1040(图7B所示)的各条走线在衬底基板10上的正投影和第二导电层1050(图7C所示)的各条走线在衬底基板10上的正投影之间的间距例如一般为1.5微米，例如，第一导电层1040中的晶体管的栅极要超出其在半导体层1030(图7A所示)上对应的有源层(例如沟道区)例如2微米以上。例如，如图7A以及图7B所示，第一晶体管T21的第一栅极G21在衬底基板10上的正投影，在第一方向X上，超出第一晶体管T21的有源层A21的沟道区P1在衬底基板10上的正投影的两侧例如2微米以上，本公开的实施例对此不作限制。 [0175] 例如，如图6所示，连接子像素驱动电路的晶体管的源极或漏极与有源层的过孔、以及转接电极与连接走线过孔(例如连接第一转接电极与第一连接走线的过孔GH1)等的尺寸为3.0～3.5微米，第二导电层1050(图7C所示)的包住过孔的各条走线的宽度为4～5微米。例如第一导电层1040(图7B所示)的包各条走线的宽度为4～5微米。例如，数据写入晶体管T21和驱动晶体管T23的与过孔对应的源极或漏极为上下超过过孔1微米，例如为4.0～4.5微米。 [0176] 例如，在一些示例中，第一导电层1040的厚度为2000～300埃第二导电层1050的厚度为5000～8000埃，本公开的实施例对此不作限制。 [0177] 例如，如图7C所示，位于第二导电层1050的多条数据线DATA、第一电源线ELVSS和感测信号线等走线之间的间距为3微米以上。 [0178] 本公开至少一实施例还提供一种显示装置。图9为本公开至少一实施例提供的一种显示装置的示意图。如图9所示，该显示装置2包括本公开任一实施例提供的显示基板1，例如，图2A中所示的显示基板1。 [0179] 需要说明的是，该显示装置2可以为OLED面板、OLED电视、QLED面板、QLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置2还可以包括其他部件，例如数据驱动电路、时序控制器等，本公开的实施例对此不作限定。 [0180] 需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出该显示装置的全部组成单元。为实现该显示装置的基板功能，本领域技术人员可以根据具体需要提供、设置其他未示出的结构，本公开的实施例对此不作限制。 [0181] 关于上述实施例提供的显示装置2的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。 [0182] 有以下几点需要说明： [0183] (1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。 [0184] (2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。 |
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