一种基片及其量子器件、芯片以及计算机
| 专利类型 | 实用新型 | 法律事件 | 授权; |
| 专利有效性 | 有效专利 | 当前状态 | 授权 |
| 申请号 | CN202420591354.7 | 申请日 | 2024-03-26 |
| 公开(公告)号 | CN222356889U | 公开(公告)日 | 2025-01-14 |
| 申请人 | 本源量子计算科技(合肥)股份有限公司; | 申请人类型 | 企业 |
| 发明人 | 请求不公布姓名; 请求不公布姓名; 贾志龙; | 第一发明人 | 请求不公布姓名 |
| 权利人 | 本源量子计算科技(合肥)股份有限公司 | 权利人类型 | 企业 |
| 当前权利人 | 本源量子计算科技(合肥)股份有限公司 | 当前权利人类型 | 企业 |
| 省份 | 当前专利权人所在省份：安徽省 | 城市 | 当前专利权人所在城市：安徽省合肥市 |
| 具体地址 | 当前专利权人所在详细地址：安徽省合肥市高新区创新大道2800号创新产业园二期E2楼六层 | 邮编 | 当前专利权人邮编：230088 |
| 主IPC国际分类 | H10N60/83 | 所有IPC国际分类 | H10N60/83 ; H10N60/01 ; H10N60/82 ; H10N69/00 ; G06N10/40 |
| 专利引用数量 | 0 | 专利被引用数量 | 0 |
| 专利权利要求数量 | 10 | 专利文献类型 | U |
| 专利代理机构 | 专利代理人 | ||
| 摘要 | 本 申请 公开了一种基片及其量子器件、芯片以及计算机，属于 量子计算 机 制造领域。用于制造超导量子芯片的基片包括：具有在厚度方向相对分布的第一表面和第二表面的本体以及限定目标区域的环形凸起。其中本体设置有穿透第一表面并向第二表面延伸的孔。设置于所述第一表面的环形凸起暴露本体中的孔，并且通孔在第一表面的轨迹位于目标区域内。其中的基片可以用于制造具有大规模 量子比特 的量子设备，并且还能够提高相应类型量子设备的 质量 。(ESM)同样的 发明 创造已同日申请发明 专利 | ||
| 权利要求 | 1.一种基片，用于制造超导量子芯片，其特征在于，所述基片包括： |
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| 说明书全文 | 一种基片及其量子器件、芯片以及计算机技术领域背景技术[0002] 随着量子芯片中量子比特数量的不断增加，量子芯片的尺寸越来越大。同时，由于制备大尺寸的量子芯片具有较多的技术难点，比如良率、制备难度较高，单个芯片的尺寸变大导致曝光设备的限制等等。 [0004] 本申请的示例提供了一种基片及其量子器件、芯片以及计算机。该方案可以用于高质量地制造具有大规模比特数目的量子设备。例如其可以对微纳加工时在光刻工艺中光阻剂的残留予以有效避免。 [0005] 本申请示例的方案，通过如下内容实施。 [0006] 在第一方面，本申请的示例公开了一种用于制造超导量子芯片的基片包括： [0007] 本体，具有在厚度方向相对分布的第一表面和第二表面，本体设置有穿透第一表面并向第二表面延伸的孔；以及 [0008] 限定目标区域的环形凸起，设置于第一表面并且暴露通孔，且孔在第一表面的轨迹位于目标区域内。 [0010] 和/或，本体是透明的； [0011] 和/或，孔还穿透第二表面。 [0012] 根据本申请的一些示例，孔的轴向与本体的厚度方向一致。 [0013] 根据本申请的一些示例，孔是直孔或者台阶孔。 [0014] 根据本申请的一些示例，孔为台阶孔、且沿轴向由第一等径段和第二等径段构成；沿厚度方向，第一等径段的投影图形位于第二等径段的投影图形内；沿厚度方向第一等径段接近环形凸起，而第二等径段远离环形凸起； [0015] 和/或，环形凸起具有内侧壁和外侧壁，外侧壁是相对于第一表面垂直地直立延伸的； [0016] 和/或，环形凸起沿厚度方向的外轮廓和内轮廓分别是圆形； [0017] 和/或，沿厚度方向投影，环形凸起的内轮廓与孔的轮廓重合。 [0018] 在第二方面，本申请的示例公开了一种量子器件包括： [0019] 前述之基片；以及 [0020] 形成于基片的量子电路。 [0021] 根据本申请的一些示例，量子电路至少具有穿设在基片孔内的超导柱。 [0022] 根据本申请的一些示例，孔为贯穿本体的通孔，量子电路还包括穿设在基片通孔内的超导柱、设置于第一表面的第一线路，以及设置于第二表面的第二线路，第一线路通过超导柱与第二线路电连接。 [0023] 在第三方面，本申请的示例公开了一种量子芯片，包括前述之量子器件或基片。 [0024] 在第四方面，本申请的示例公开了一种量子芯片，包括依次层叠配置的第一芯片、第二芯片以及第三芯片，并且其中相邻的两芯片倒装互联，第二芯片由上述量子器件提供； [0025] 量子芯片中的量子比特配置于第一芯片，量子芯片中的用于读取和控制的量子线路各自独立地配置于第一芯片、第二芯片和第三芯片中的至少一者。 [0026] 在第五方面，本申请的示例公开了一种包括上述的量子芯片量子计算机。 [0027] 本申请示例的基片中在本体贯穿地设置通孔，并且还在本体的一个表面(第一表面)设置环形凸起。因此，该基片在第一表面可以通过环形凸起对通孔起到分区隔离作用。 [0028] 那么，在利用该基片在微纳加工过程中光刻操作时，由于环形凸起是从第一表面凸出的，当在第一表面旋涂光刻胶，光刻胶不会渗漏到孔内，相应地也不会经过通孔而溢流到基片的第二表面。如此，在孔内或基片的第二表面执行加工制造等操作时，能够提供足够洁净、无光刻胶污染物的表面，以便在其上进行各种元器件的制造。附图说明 [0029] 为了更清楚地说明，以下将对描述中所需要使用的附图作简单地介绍。 [0030] 图1为本申请示例中一种基片的示意图； [0031] 图2为图1的基片的剖视结构示意图； [0032] 图3为本申请示例中另一种基片的示意图； [0033] 图4为图3中A部的局部方法图； [0034] 图5为本申请示例中的基片的制造工艺流程图。 [0035] 附图标记说明：100‑基片；10‑本体；101‑通孔；20‑环形凸起；201‑间隙。 具体实施方式[0036] 在超导量子芯片中，具有超导量子比特(量子位)、用于控制量子比特的控制线(如xy线，z线)、用于读取量子比特的量子态的读取线、量子比特之间耦合的耦合器、传输读取操作的输入信号以及读取操作的输出信号的总线等结构。 [0037] 并且这些元器件或者线路结构彼此相互关联，再考虑超导量子比特对环境和芯片内部中各种信号的敏感性。因此，当超导量子比特在芯片中空间排列紧密时，会产生串扰，使得信号失真。 [0038] 因此，在一定程度内，可以选择通过适当地增加超导量子芯片的体积来方便地配置元器件、线路和结构等。然而这样的策略并不总事有用，因为芯片体积并不被希望太大。 [0039] 并且，当超导量子芯片中的超导量子比特数目不断增加时(例如为了实现具有大规模比特的量子计算机)，增加量子芯片体积变大不现实。因为超导量子计算机，需有的制冷机可能无法有效地安装大体积的量子芯片。 [0040] 为解决多比特量子芯片在制造实现过程中所出现的尺寸问题，诸多方式、如倒装焊工艺、多层布线工艺、以及TSV通孔工艺。 [0041] 在实践中，本申请发明人发现当前TSV通孔工艺存在一些问题。 [0042] 在制造量子芯片过程中使用微纳加工技术，并且多个工艺步骤彼此前后关联。具体到TSV技术使用情况中，在制备出的TSV样品后，还可能需要进行后续的光刻、镀膜、刻蚀等工艺。因此，在后续光刻的匀胶过程，由于芯片上存在孔洞(通过TSV工艺制造产生)，光刻胶会从芯片的表面渗透至孔洞里，甚至渗透到芯片背面。 [0043] 孔内渗透光刻胶可能会导致在该孔内制造某种结构难以实现，或者制造的该结构在质量、性能方便不满足要求。并且这样的问题，对于渗透到背面也同样存在，甚至可能更严重。 [0044] 对于这样的问题，可以选择在发生光刻胶渗漏时进行清洁处理。实际执行中清洁处理可能使得工艺复杂度显著地增加，或者工艺流程过度延长。 [0045] 在本申请示例中，发明人选择了另一种方案来改善、甚至解决该问题。该方案能够获得较好的防止光刻胶渗漏的效果，从而可以较自由地进行旋涂光刻胶操作，而无需担心渗胶的情况发生。 [0046] 实例中，参阅图1至图4，本申请公开了一种用于制造超导量子芯片的基片100。需要说明的是，本申请示例中的基片100也可以由于制造非超导量子计算机领域中的相关元器件。例如，在集成电路中的各种半导体芯片，例如处理器。 [0047] 如图1所示，基片100包括本体10和环形凸起20。本体10和环形凸起20可以是一体的结构，或者本体10和环形凸起20可以是在不同步骤或者工艺条件下制造并结合到一起的两部分。以下将主要以本体10和环形凸起20是一体的结构为例进行说明。 [0048] 从材质上而言，当本体10和环形凸起20是一体的结构时，则二者可以具有相同的材质。相反，如果本体10和环形凸起20不是一体的结构时，则可以根据实际的需要，选择将二者配置为不同的材质。 [0049] 因此，简言之，该基片100的材质根据所使用场景的不同，可以被选择为各种不适当的材料。作为具体的实例，其中的基片100中的本体10的材质可以是蓝宝石或硅；其他示例中，还可以是碳化硅，氮化镓等。 [0050] 其中的本体10为基片100的主体部分，而环形凸起20则可以被描述为在本体10之上的附属结构。 [0051] 以硅片为例，本体10的形状为圆形结构；或者，如果的确有此必要也可以将本体10被设计为其他形状—矩形、多边形。例如，对于一些发生边角崩坏或者局部区域有缺陷的衬底，然后将这些有“问题”的区域去除、切掉，此时可能有一些异型的形状的本体10。 [0052] 为了方便描述，可以定义基片100中的本体10具有在厚度方向相对分布的第一表面和第二表面。例如第一表面和第二表面，还可以被描述为正面和背面，顶面和底面。 [0053] 进一步地，本体10还贯穿设置有穿透第一表面并且向第二表面延伸的孔。 [0054] 更进一步地，一些示例中，该孔被实施为通孔101，如图2所示。因此，可以理解，通孔101是贯穿本体10的，也即孔穿透了第一表面，并且也穿透了第二表面。例如，一些实例中该通孔101可以被实现为TSV(ThroughSiliconVia)方案。下面主要对涉及通孔101形式的方案予以说明；但是需要指出的是，在不矛盾的情况下，相应的描述也适用于对非通孔101(或者称为盲孔)的方案。 [0055] 对于该通孔101而言，可以根据不同的实例选择对其进行不同的限定。 [0056] 例如，对于通孔101的形状。通孔101可以是直通孔101。因此可以理解，在通孔101从第一表面对第二表面的延伸轨迹中，在任意位置的通孔101的横截面图形是相同的(形状和尺寸，例如具有相同直径的圆)。 [0057] 或者，在另一些示例中，通孔101的形状还可以是台阶孔。因此，可以理解，在通孔101从第一表面对第二表面的延伸轨迹中，在任意位置的通孔101的横截面图形是不相同的(形状和尺寸中的一者或两者不同，例如具有不同直径的圆)。 [0058] 对于台阶孔而言，通孔101为台阶孔、且沿轴向由第一等径段和第二等径段构成；因此，通孔101可以具有两段的子结构。或者，其他示例中，通孔101还可以具有三段以上的子结构。 [0059] 以两段的方式构造的通孔101，可以限定沿厚度方向，第一等径段的投影图形位于第二等径段的投影图形内。例如为圆柱体的通孔101，则可以理解为第一等径段的直径小于第二等径段的直径。其中，第一等径段可以更接近第一表面(也即更远离第二表面)，第二等径段则更接近第二表面(也即更远离第一表面)。对于后续将详细地讨论的基片100中的环形凸起20的结构，可以限定沿厚度方向第一等径段接近环形凸起20，而第二等径段远离环形凸起20。即小直径更接近第一表面，大直径更接近第二表面。 [0060] 以直通孔101、台阶孔为例，通孔101的轴向可以是与本体10的厚度方向一致的。因此通孔101的轴向与本体10的厚度方向平行。或者，通孔101的轴向与本体10的厚度方向不平行，而是具有一定的倾斜角度。 [0061] 以上内容主要对基片100的本体10进行说明，现在转到对环形凸起20的讨论。 [0062] 在基片100中，环形凸起20设置于第一表面并且暴露通孔101。可以知晓，环形凸起20限定了一个目标区域。因此，通孔101在第一表面的轨迹是位于目标区域内的。即可以通过环形凸起20进入到通孔101内部。 [0063] 前文讨论了通孔101在第一表面的轨迹是位于目标区域内的情况。在一些更细节的讨论中，也可以对环形凸起20的位置进行其他方式的设计。 [0064] 因此，可以定义环形凸起20具有内侧壁和外侧壁。并且基于此，可以限定内侧壁与通孔101内壁是对齐的/共面的。例如，通孔101是第一圆柱孔，环形凸起20的内侧壁也限定出一个第二圆柱孔—因此环形凸起20沿厚度方向的外轮廓和内轮廓分别是圆形；并且，第一圆柱孔和第二圆柱孔是共轴，并且同直径。那么可以理解，沿厚度方向投影，环形凸起20的内轮廓与通孔101的轮廓重合。 [0065] 在其他的示例中，也可以考虑，使得沿厚度方向投影，环形凸起20的内轮廓与通孔101的轮廓不重合。例如，内轮廓在通孔101轮廓的外侧；即部分示例中可以表达为环形凸起 20的内径大于通孔101的直径；因此，环形凸起20的内壁与通空在第一表面的轮廓之间具有间隙201，如图3和图4所示。再例如，内轮廓在通孔101轮廓的内侧；即部分示例中可以表达为环形凸起20的内径小于通孔101的直径。 [0066] 另外，还可以对环形凸起20的外侧壁的构造方式进行设计，从而使得其具有指定的结构或者朝向。例如，可以设计使得外侧壁相对于第一表面垂直地直立延伸的。或者，环形凸起20的外侧壁也可以是具有坡度的斜面部结构。示例性地，环形凸起20被构建为梯形结构。 [0067] 为了方便于本领域技术人员实施本申请示例的方案，接前叙对基片100的制造工艺进行说明。 [0068] 示例性地，一种基片100的制造方法可以下述方式实施。 [0069] 以双面抛光的硅片为例，参阅图5。 [0070] 1.使用厚度为375μm的双抛(双面抛光/Double‑Sided Polishing，简称DSP)硅片。在硅片的正面涂覆S1813光刻胶(参阅图5中的I图中的光刻胶一)，涂覆厚度约为2μm。对S1813光刻胶进行曝光(光学曝光、电子束曝光)和显影后留下的光刻胶掩膜约为60μm圆柱形；参阅图5中的I和II图。 [0071] 2.对未被光刻胶所覆盖的区域执行硅刻蚀工艺。刻蚀厚度约为1μm，洗胶后留下图形结构为直径60μm，高度1μm的圆柱体；参阅图5中的III图。 [0073] 4.在硅片的表面/正面涂覆Al4620光刻胶(参阅图5中的V图中的光刻胶二)，涂覆厚度约为2μm。对Al4620光刻胶进行曝光和显影，以在前述高度为1μm和直径为60μm的硅圆柱体上制备具有约50μm直径的开孔的图形的掩膜。 [0074] 5.使用CHF3(三氟甲烷)将掩膜的50μm直径的开孔处厚度为4μm的二氧化硅层去除，制备SiO2硬掩膜，并且该硬掩膜暴露硅片的正面；参阅图5中的VI图。 [0075] 6.使用SF6(六氟化硫)和C4F8(八氟化烃烷)进行深硅刻蚀，将硅片刻穿；参阅图5中的VII图。 [0076] 7.使用刻蚀液去除背面Al膜。 [0077] 8.将硬掩膜刻蚀去除，获得如图5中的VIII图所示的结构。 [0078] 需要指出的是，在以上的示例中所使用的各种材料的材质、尺寸和试剂成分等仅作为示例给出，并非必须的限定；具体实施本申请示例的方案时可以按需相应场景的需要予以调整。 [0079] 进一步地，以上示例的工艺方法中所给出的顺序并非限制性的，实际在实施该方案时可以通过根据具体的情况进行选择性地调整工艺中的执行动作的先后。例如，前述工艺描述中，也可以选择先执行将硬掩膜刻蚀去除的操作，然后再执行使用刻蚀液去除背面Al膜的操作。 [0080] 通过以上工艺制造的基片100，在后续的光刻工艺中于基片100中本体10的第一表面旋涂光刻胶时，由于基片100上的环形凸起20的限制，光刻胶会不能流入到基片100的本体10中所设置的通孔101，并且相应地也不会流到基片100中本体10的第二表面。 [0081] 也因此，在使用该基片100在其第一表面、第二表面以及通孔101中的一者或多者中制造其他电路、元器件时，可以避免因为溢流且为清理干净的光刻胶的所带来的不利影响。 [0084] 示例性的，沉积工艺包括离子束辅助沉积法(IBAD)、真空蒸发镀膜法(Evaporation)、分子束外延(MBE)、脉冲激光沉积法(PLD)、化学气相沉积法(CVD)、溶胶‑凝胶法(sol‑gel)以及磁控溅射镀膜法(Magnetron 25Sputtering)等。 [0085] 进一步地，还可能需要在制造过程期间从器件去除一种或多种材料。取决于要去除的材料。作为示例的去除材料的工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift‑off)工艺。可以理解在过程中也可以选择性地使用已知的曝光(lithographic)技术(例如，光刻或电子束曝光)对形成本文所述的电路元件的材料进行图案化。 [0086] 此外，为了简洁起见，在本文中可以详细描述或不详细描述与半导体和/或超导器件以及集成电路(Integrated Circuit，简称IC)制造相关的常规技术。 [0087] 因此，本文所描述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。并且特别地，半导体和/或超导器件和基于半导体/超导体的IC的制造中的各个步骤是公知的，因此为了简洁起见，许多常规步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。 [0088] 通过以上的描述已经充分地本申请的示例中的基片100进行了说明，后文将就其应用进行说明。 [0089] 在一些示例中，公开了一种量子器件，其包括前述的基片100以及量子电路。 [0090] 可选地，该量子电路形成于基片100，并且可以至少具有穿设在基片100通孔101内的超导柱。或者，进一步地，量子电路还可以包括第一线路和第二线路。其中，第一线路设置于第一表面，第二线路设置于第二表面。并且第一线路通过超导柱与第二线路电连接。 [0091] 其中第一线路和第二线路可以是用于实现两结构之间电连接的线路，或者也可以是具有被有意地设计的功能性元器件。 [0092] 示例性，在超导量子芯片的实例中，第一线路和第二线路可以是用于对量子比特进行读取操作所使用的读取总线。读取总线被以立体布局，并且包括两段。其中的一段作为第一线路设置在基片100的第一表面，并且其中的第二线路设置在基片100的第二表面，该两段通过通孔101中的超导柱实现连通，以能够传输信号。 [0093] 在其他的示例中，量子电路也可以包括在超导量子芯片中的其他结构，例如对量子比特进行控制的xy线、z线，读取用的读取谐振器。或者更一般地，部分示例中，量子电路可以被具体实现为以共面波导形式按照功能所构建各种结构，例如电容板。 [0094] 就材质上而言，量子电路可以采用在等于或低于临界温度的温度时—例如大约10毫开尔文至100毫开尔文(mK)—展现处超导特性的超导体材料形成。具体的示例中，制造量子电路的材料包括但不限于铝、铌、钽或氮化钛等。具体实施时，也可以不限于上述各材料。在使用其他材料体系制造量子比特时，各种在等于或低于临界温度的温度时展现超导特性的材料均可用于形成该量子电路。 [0095] 在上述量子器件的基础上，在本申请的示例中还公开了一种量子芯片。该量子芯片包括前述的基片100或量子器件。 [0096] 在另一些示例中，在本申请的示例中也公开一种量子芯片。 [0097] 该量子芯片包括第一芯片、第二芯片(在使用前述的基片100的基础上制造而成，例如为上文中提到的量子器件)以及第三芯片。并且，第一芯片、第二芯片以及第三芯片三者还依次层叠配置。因此，可以知晓该量子芯片是一种立体封装的芯片。相应地，基于此，可以将第一芯片描述为顶层芯片，第二芯片设置为中间层芯片，第三芯片设置为底层芯片。 [0098] 在量子芯片中，相邻的两芯片倒装互联；即第一芯片与第二芯片倒装互联，第二芯片与第三芯片也倒装互联。不同的示例中倒装互联结构可以选择以不同的方式实现。 [0099] 当倒装互联可以选择以各种金属材料实现，例如铜柱的两端连接相邻的两个芯片来实现。其可以用以提供物理功能，如支撑两层芯片。或者，对于超导体系中的量子芯片而言，倒装互联可以选择以各种超导金属材料实现，例如实现为铟柱。利用铟柱不仅能够起到物理功能如支撑铟柱上下两芯片，还能够用于连接分布到上下两芯片中的元器件结构以传输信号。 [0100] 当倒装互联的结构如铟柱被用于在超导量子芯片中传输信号时，其尺寸例如直径可能被限制为相对较小。在一些实践中发现，在超导量子芯片中，还可以将铟柱作为屏蔽噪声的结构使用，例如将其设置在超导量子比特的周围，可以用于抑制串扰信号对量子位的不利干扰。 [0101] 在上述实现之外，量子芯片中的量子比特、读取线、控制线等则可以按照设计的需求配置到不同的结构中。例如，量子比特配置于第一芯片。量子芯片中的用于读取和控制的量子线路各自独立地配置于第一芯片、第二芯片和第三芯片中的至少一者。量子比特可以配置到第二芯片，将控制线或读取线通过与比特共面耦合、或者异面耦合，然后通过倒装互联结构中的一部分或者再独立或结合使用TSV将线路引导到第一芯片或第三芯片。 [0102] 在获得上述的量子芯片之后，可以基于其制造实现一种量子计算机。因此，量子计算机包括量子芯片、控制和读取系统、信号系统等。 [0103] 值得提醒的是：以上在量子计算机、量子芯片、量子器件中所使用的基片100与前述讨论的基片100结构类似，并具有同上述量子芯片实施例相同的有益效果，因此不做赘述。对于在其他部分未具体披露的技术细节，本领域的技术人员请参照上述基片100的描述而理解，为节约篇幅，这里不再赘述。 [0104] 上面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。 [0105] 为使本申请实施例的目的、技术方案和优点更加清楚，前文参考附图描述一个或多个实施例。其中，贯穿全文相似的附图标记用于指代相似的组件。在上文的描述中，出于解释的目的，阐述了许多具体细节，以便提供对一个或多个实施例的更透彻的理解。然而，很明显，在各种情况下，可以在没有这些具体细节的情况下实践一个或多个实施例，各个实施例在不矛盾的前提下可以相互结合相互引用。 [0106] 需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。 [0107] 另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。 [0108] 以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。 |
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