显示面板

申请号 CN202311408840.7 申请日 2023-10-27 公开(公告)号 CN117953808A 公开(公告)日 2024-04-30
申请人 三星显示有限公司; 发明人 李弼锡; 高裕敏; 金善浩; 金惠琬; 朴注灿; 崔忠硕; 洪性珍;
摘要 一种 显示面板 包括:基底层,包括第一显示区、与第一显示区邻近的第二显示区以及与第一显示区和第二显示区邻近的非显示区;设置在第二显示区中的多路分配器 电路 ;第一 像素 ,包括设置在第一显示区中的第一像素 驱动器 和设置在第一显示区中并且与第一像素驱动器电连接的第一发光元件;以及第二像素,包括设置在第一显示区中的第二像素驱动器和与第二像素驱动器电连接的第二发光元件和第三发光元件。第二发光元件和第三发光元件中的至少一个设置在第二显示区中、多路分配器电路上。
权利要求

1.一种显示面板,包括:
基底层,包括第一显示区、与所述第一显示区邻近的第二显示区以及与所述第一显示区和所述第二显示区邻近的非显示区;
多路分配器电路,与所述第二显示区重叠;
第一像素,包括与所述第一显示区重叠的第一像素驱动器和与所述第一显示区重叠并且与所述第一像素驱动器电连接的第一发光元件;以及
第二像素,包括与所述第一显示区重叠的第二像素驱动器及与所述第二像素驱动器电连接的第二发光元件和第三发光元件,
其中所述第二发光元件和所述第三发光元件中的至少一个与所述第二显示区重叠,并且设置在所述多路分配器电路上。
2.根据权利要求1所述的显示面板,其中,
所述第二发光元件在平面图中与所述第一显示区重叠,并且在所述第一显示区中与所述第二像素驱动器电连接,并且
所述第三发光元件所述平面图中与所述第二显示区重叠,并且在所述第二显示区中与所述第二像素驱动器电连接。
3.根据权利要求1所述的显示面板,进一步包括:
第一信号选择线和第二信号选择线,分别将第一选择信号和第二选择信号提供给所述多路分配器电路,
其中所述多路分配器电路包括:与所述第一信号选择线电连接的第一开关晶体管和与所述第二信号选择线电连接的第二开关晶体管。
4.根据权利要求3所述的显示面板,其中,
所述第二发光元件和所述第三发光元件中的至少一个与所述第一开关晶体管和所述第二开关晶体管以及所述第一信号选择线和所述第二信号选择线中的至少一个重叠。
5.根据权利要求3所述的显示面板,其中,
所述第一像素包括多个第一像素,
所述第二像素包括多个第二像素,
所述显示面板进一步包括:第一数据线,电连接到所述多个第一像素中的一部分和所述多个第二像素中的一部分;第二数据线,电连接到所述多个第一像素中的另一部分和所述多个第二像素中的另一部分;以及信号供应线,将数据信号提供给所述第一数据线和所述第二数据线,并且
所述第一开关晶体管电连接到所述第一数据线和所述信号供应线,并且所述第二开关晶体管电连接到所述第二数据线和所述信号供应线。
6.根据权利要求5所述的显示面板,其中,
所述第一开关晶体管包括:与所述第一数据线电连接的第一电极、与所述信号供应线电连接的第二电极和与所述第一信号选择线电连接的第一栅电极,并且所述第二开关晶体管包括:与所述第二数据线电连接的第一电极、与所述信号供应线电连接的第二电极和与所述第二信号选择线电连接的第二栅电极。
7.根据权利要求3所述的显示面板,进一步包括:
第一连接布线,将所述第二像素驱动器和所述第三发光元件电连接;以及屏蔽电极,其中所述第一信号选择线和所述第二信号选择线以及所述第一开关晶体管和所述第二开关晶体管设置在所述屏蔽电极下方,并且所述第三发光元件和所述第一连接布线设置在所述屏蔽电极上。
8.根据权利要求7所述的显示面板,进一步包括:
连接电极,设置在所述第二像素驱动器与所述第一连接布线之间,所述第一连接布线电连接到所述连接电极,其中
所述第二像素驱动器包括:半导体图案,所述连接电极电连接到所述半导体图案;以及栅电极,设置在所述半导体图案上,并且
所述屏蔽电极和所述连接电极设置在同一层上。
9.根据权利要求8所述的显示面板,其中,
所述第一信号选择线和所述第二信号选择线与所述栅电极设置在同一层上。
10.根据权利要求8所述的显示面板,其中,
所述第二像素驱动器进一步包括设置在所述半导体图案之下的下导电层,并且其中所述第一信号选择线和所述第二信号选择线与所述栅电极和所述下导电层中的一个设置在同一层上。
11.根据权利要求1所述的显示面板,进一步包括:
第一连接布线,将所述第二像素驱动器和所述第三发光元件电连接。
12.根据权利要求11所述的显示面板,其中,
所述第二发光元件与所述第一显示区重叠,
所述第三发光元件与所述第二显示区重叠,并且
所述第一连接布线包括:
第一连接,与所述第二像素驱动器电连接,并且与所述第一显示区重叠;以及第二连接,与所述第三发光元件电连接,并且与所述第二显示区重叠。
13.根据权利要求11所述的显示面板,进一步包括:
第二连接布线,将所述第二像素驱动器和所述第二发光元件电连接,并且与所述第一连接布线间隔开,
其中所述第二连接布线包括:
第三连接,与所述第二像素驱动器电连接;以及
第四连接,与所述第二发光元件电连接,并且在平面图中与所述第三连接间隔开。
14.根据权利要求11所述的显示面板,其中,
所述第一连接布线包括:第一层、设置在所述第一层上的第二层以及设置在所述第二层上并且与所述第一层包括相同的材料的第三层,并且
与所述第一层和所述第三层的边缘相比,所述第二层的边缘设置在所述第一连接布线的内侧。
15.根据权利要求14所述的显示面板,其中,
所述第三发光元件包括:第一电极、设置在所述第一电极上的第二电极以及设置在所述第一电极与所述第二电极之间的中间层,并且
所述第三发光元件的所述第二电极与所述第一连接布线的所述第二层的侧表面相接触
16.根据权利要求13所述的显示面板,其中,
所述第一连接布线和所述第二连接布线设置在同一层上。
17.根据权利要求13所述的显示面板,其中,
所述第一连接布线和所述第二连接布线设置在不同的层上。
18.根据权利要求17所述的显示面板,进一步包括:
附加连接布线,与所述第一连接布线电连接,并且与所述第三发光元件的第二电极接触,其中,
所述第一连接布线设置在所述第二连接布线上,并且
所述附加连接布线和所述第二连接布线设置在同一层上。
19.根据权利要求18所述的显示面板,其中,
所述第一连接布线包括金属材料和透明导电化物中的至少一种。
20.根据权利要求1所述的显示面板,其中,所述第二像素进一步包括:
第四发光元件,与所述第二显示区重叠,并且与所述第二像素驱动器电连接,所述第四发光元件与所述第二发光元件间隔开,而所述第三发光元件在所述第四发光元件与所述第二发光元件之间。
21.根据权利要求20所述的显示面板,进一步包括:
第一连接布线,将所述第二像素驱动器和所述第三发光元件电连接;以及第三连接布线,将所述第二像素驱动器和所述第四发光元件电连接。
22.根据权利要求1所述的显示面板,进一步包括:
第三像素,设置在所述第一像素与所述第二像素之间,其中,
所述第一显示区包括:内部显示区以及外部显示区,
所述第一像素与所述内部显示区重叠,并且
所述第三像素包括:与所述外部显示区重叠的第三像素驱动器及与所述外部显示区重叠并且与所述第三像素驱动器电连接的第五发光元件和第六发光元件。
23.根据权利要求22所述的显示面板,其中,
所述第二像素驱动器与所述外部显示区重叠,并且
所述第二发光元件和所述第三发光元件与所述第二显示区重叠。
24.根据权利要求1所述的显示面板,其中,
所述第一发光元件、所述第二发光元件和所述第三发光元件在从所述第一显示区朝向所述第二显示区的方向上顺序布置。
25.根据权利要求1所述的显示面板,其中,
所述第三发光元件设置在所述第二显示区中、所述多路分配器电路上,并且从所述第三发光元件发射光的区与所述多路分配器电路重叠。
26.根据权利要求1所述的显示面板,其中,
所述第一像素驱动器和所述第二像素驱动器中的每一个包括驱动晶体管,并且所述第一像素驱动器的所述驱动晶体管和所述第二像素驱动器的所述驱动晶体管在形状和面积中的至少一个方面彼此不同。
27.根据权利要求1所述的显示面板,其中,
所述第一像素驱动器和所述第二像素驱动器中的每一个包括电容器,并且所述第一像素驱动器的所述电容器的电容不同于所述第二像素驱动器的所述电容器的电容。
28.根据权利要求1至27中任一项所述的显示面板,其中,
所述第一显示区具有圆形形状或多边形形状。
29.一种显示面板,包括:
基底层,包括第一显示区、与所述第一显示区邻近的第二显示区以及与所述第一显示区和所述第二显示区邻近的非显示区;
第一像素组和第二像素组,设置在所述基底层上;
第一数据线和第二数据线,分别电连接到所述第一像素组和所述第二像素组;
多路分配器电路,与所述第二显示区重叠,并且选择性地将数据信号提供给所述第一数据线和所述第二数据线;以及
信号供应线,与所述非显示区重叠,并且将所述数据信号提供给所述多路分配器电路,其中,
所述第一像素组包括:
第一像素,包括与所述第一显示区重叠的第一像素驱动器和与所述第一显示区重叠并且与所述第一像素驱动器电连接的第一发光元件;以及
第二像素,包括与所述第一显示区重叠的第二像素驱动器及与所述第二像素驱动器电连接的第二发光元件和第三发光元件,并且
所述第二发光元件和所述第三发光元件中的至少一个与所述第二显示区重叠,并且与所述多路分配器电路重叠。
30.一种显示面板,包括:
基底层,包括第一显示区、与所述第一显示区邻近的第二显示区以及与所述第一显示区和所述第二显示区邻近的非显示区;
多路分配器电路,与所述第二显示区重叠;
第一像素,包括与所述第一显示区重叠的第一像素驱动器和与所述第一显示区重叠并且与所述第一像素驱动器电连接的第一发光元件;以及
第二像素,包括与所述第一显示区重叠的第二像素驱动器及与所述第一显示区和所述第二显示区重叠并且与所述第二像素驱动器电连接的第二发光元件,
其中所述第二发光元件与所述多路分配器电路重叠。
31.根据权利要求29所述的显示面板,其中,
从所述第二发光元件发射光的区具有比从所述第一发光元件发射光的区更大的面积。

说明书全文

显示面板

[0001] 相关申请的交叉引用
[0002] 本申请要求2022年10月27日提交至韩国知识产权局的第10‑2022‑0140301号韩国专利申请的优先权和权益,该申请的全部内容通过引用并入本文。

技术领域

[0003] 本文中描述的本公开的实施例涉及一种具有扩展的显示区的显示面板。

背景技术

[0004] 诸如电视机、移动电话、平板计算机、汽车导航装置和游戏机等的多媒体电子装置包括用于显示图像的显示面板。
[0005] 为了满足市场需求,正在进行减少其中在显示面板上不显示图像的区的研究。同时,正在进行扩展其中在显示面板上显示图像的显示区并减少边框的研究。发明内容
[0006] 本公开的实施例提供了一种通过减小边框区的宽度而具有扩展的显示区的显示面板。本公开的实施例提供了一种包括具有改善的电气可靠性的发光元件的显示面板。
[0007] 根据实施例,一种显示面板可以包括:基底层,包括第一显示区、第二显示区以及与第一显示区和第二显示区邻近的非显示区;设置在第二显示区中的多路分配器电路;第一像素,包括设置在第一显示区中的第一像素驱动器和设置在第一显示区中并且与第一像素驱动器电连接的第一发光元件;以及第二像素,包括设置在第一显示区中的第二像素驱动器及与第二像素驱动器电连接的第二发光元件和第三发光元件。第二发光元件和第三发光元件中的至少一个可以设置在第二显示区中、多路分配器电路上。
[0008] 第二发光元件可以设置在第一显示区中,并且可以在第一显示区中与第二像素驱动器电连接,并且第三发光元件可以设置在第二显示区中,并且可以在第二显示区中与第二像素驱动器电连接。
[0009] 显示面板可以进一步包括:第一信号选择线和第二信号选择线,分别将第一选择信号和第二选择信号提供给多路分配器电路。多路分配器电路可以包括与第一信号选择线电连接的第一开关晶体管和与第二信号选择线电连接的第二开关晶体管。
[0010] 第二发光元件和第三发光元件中的至少一个可以与第一开关晶体管和第二开关晶体管以及第一信号选择线和第二信号选择线中的至少一个重叠。
[0011] 第一像素可以包括多个第一像素,并且第二像素可以包括多个第二像素。显示面板可以进一步包括:第一数据线,电连接到多个第一像素中的一部分和多个第二像素中的一部分;第二数据线,电连接到多个第一像素中的另一部分和多个第二像素中的另一部分;以及信号供应线,将数据信号提供给第一数据线和第二数据线。第一开关晶体管可以电连接到第一数据线和信号供应线,并且第二开关晶体管可以电连接到第二数据线和信号供应线。
[0012] 第一开关晶体管可以包括:与第一数据线电连接第一电极、与信号供应线电连接的第二电极和与第一信号选择线电连接的第一栅电极,并且第二开关晶体管可以包括:与第二数据线电连接的第一电极、与信号供应线电连接的第二电极和与第二信号选择线电连接的第二栅电极。
[0013] 显示面板可以进一步包括:第一连接布线,将第二像素驱动器和第三发光元件电连接;以及屏蔽电极,其中第一信号选择线和第二信号选择线以及第一开关晶体管和第二开关晶体管可以设置在屏蔽电极下方,并且第三发光元件和第一连接布线可以设置在屏蔽电极上。
[0014] 显示面板可以进一步包括:连接电极,设置在第二像素驱动器与第一连接布线之间,第一连接布线电连接到连接电极。第二像素驱动器可以包括:半导体图案,连接电极电连接到半导体图案;以及栅电极,设置在半导体图案上。屏蔽电极和连接电极可以设置在同一层上。
[0015] 第一信号选择线和第二信号选择线可以与栅电极设置在同一层上。
[0016] 第二像素驱动器可以进一步包括设置在半导体图案之下的下导电层,并且第一信号选择线和第二信号选择线可以与栅电极和下导电层中的一个设置在同一层上。
[0017] 显示面板可以进一步包括:第一连接布线,将第二像素驱动器和第三发光元件电连接。
[0018] 第二发光元件可以设置在第一显示区中,第三发光元件可以设置在第二显示区中。第一连接布线可以包括:第一连接,与第二像素驱动器电连接,并且设置在第一显示区中;以及第二连接,与第三发光元件电连接,并且设置在第二显示区中。
[0019] 显示面板可以进一步包括:第二连接布线,将第二像素驱动器和第二发光元件电连接,并且与第一连接布线间隔开。第二连接布线可以包括:第三连接,与第二像素驱动器电连接;以及第四连接,与第二发光元件电连接,并且在平面图中与第三连接间隔开。
[0020] 第一连接布线可以包括:第一层、设置在第一层上的第二层以及设置在第二层上并且与第一层包括相同的材料的第三层。与第一层和第三层的边缘相比,第二层的边缘可以设置在第一连接布线的内侧。
[0021] 第三发光元件可以包括:第一电极、设置在第一电极上的第二电极以及设置在第一电极与第二电极之间的中间层。第三发光元件的第二电极可以与第一连接布线的第二层的侧表面相接触
[0022] 第一连接布线和第二连接布线可以设置在同一层上。
[0023] 第一连接布线和第二连接布线可以设置在不同的层上。
[0024] 显示面板可以进一步包括:附加连接布线,与第一连接布线电连接,并且与第三发光元件的第二电极接触。第一连接布线可以设置在第二连接布线上。附加连接布线和第二连接布线可以设置在同一层上。
[0025] 第一连接布线可以包括金属材料和透明导电化物中的至少一种。
[0026] 第二像素可以进一步包括:第四发光元件,设置在第二显示区中,并且与第二像素驱动器电连接并与第二发光元件间隔开,而第三发光元件在第四发光元件与第二发光元件之间。
[0027] 显示面板可以进一步包括:第一连接布线,将第二像素驱动器和第三发光元件电连接;以及第三连接布线,将第二像素驱动器和第四发光元件电连接。
[0028] 显示面板可以进一步包括:第三像素,设置在第一像素与第二像素之间。第一显示区可以包括内部显示区以及外部显示区。第一像素可以设置在内部显示区中。第三像素可以包括:设置在外部显示区中的第三像素驱动器以及设置在外部显示区中并且与第三像素驱动器电连接的第五发光元件和第六发光元件。
[0029] 第二像素驱动器可以设置在外部显示区中,并且第二发光元件和第三发光元件可以设置在第二显示区中。
[0030] 第一发光元件、第二发光元件和第三发光元件可以在从第一显示区朝向第二显示区的方向上顺序布置。
[0031] 第三发光元件可以设置在第二显示区中、多路分配器电路上,并且从第三发光元件发射光的区可以与多路分配器电路重叠。
[0032] 第一像素驱动器和第二像素驱动器中的每一个可以包括驱动晶体管,并且第一像素驱动器的驱动晶体管和第二像素驱动器的驱动晶体管可以在形状和面积中的至少一个方面彼此不同。
[0033] 第一像素驱动器和第二像素驱动器中的每一个可以包括电容器,并且第一像素驱动器的电容器的电容可以不同于第二像素驱动器的电容器的电容。
[0034] 第一显示区可以具有圆形形状或多边形形状。
[0035] 根据实施例,一种显示面板可以包括:基底层,包括第一显示区、与第一显示区邻近的第二显示区以及与第一显示区和第二显示区邻近的非显示区;设置在基底层上的第一像素组和第二像素组;分别电连接到第一像素组和第二像素组的第一数据线和第二数据线;设置在第二显示区中并且选择性地将数据信号提供给第一数据线和第二数据线的多路分配器电路;以及设置在非显示区中并且将数据信号提供给多路分配器电路的信号供应线。第一像素组可以包括第一像素以及第二像素,第一像素包括:设置在第一显示区中的第一像素驱动器和设置在第一显示区中并且与第一像素驱动器电连接的第一发光元件,第二像素包括:设置在第一显示区中的第二像素驱动器和与第二像素驱动器电连接的第二发光元件和第三发光元件。第二发光元件和第三发光元件中的至少一个可以设置在第二显示区中,并且可以与多路分配器电路重叠。
[0036] 根据实施例,一种显示面板可以包括:基底层,包括第一显示区、与第一显示区邻近的第二显示区以及与第一显示区和第二显示区邻近的非显示区;设置在第二显示区中的多路分配器电路;第一像素,包括设置在第一显示区中的第一像素驱动器和设置在第一显示区中并且与第一像素驱动器电连接的第一发光元件;以及第二像素,包括设置在第一显示区中的第二像素驱动器及与第二像素驱动器电连接的第二发光元件和第三发光元件。第二发光元件可以与多路分配器电路重叠。
[0037] 从第二发光元件发射光的区可以具有比从第一发光元件发射光的区更大的面积。附图说明
[0038] 通过参考附图详细地描述本公开的实施例,本公开的以上以及其他方面和特征将变得显而易见。
[0039] 图1是根据本公开的实施例的显示装置的示意性框图
[0040] 图2A和图2B是根据实施例的像素的等效电路的示意图。
[0041] 图3是根据本公开的实施例的显示面板的示意性平面图。
[0042] 图4A是根据本公开的实施例的图3中的区AA’的放大示意性平面图。
[0043] 图4B是图示在图4A中图示的区中发光元件与像素驱动器之间的连接关系的示意图。
[0044] 图5A和图5B是图示像素驱动器、数据线与选择电路之间的连接关系的示意图。
[0045] 图6A和图6B是根据本公开的实施例的图4A中的区BB’的放大示意性平面图。
[0046] 图7是根据本公开的实施例的沿图6A的线I‑I’截取的显示面板的放大示意性截面图。
[0047] 图8A和图8B是根据本公开的实施例的图4A中的区CC’的放大示意性平面图。
[0048] 图9A和图9B是根据本公开的实施例的显示面板的部分区的放大示意性截面图。
[0049] 图10A和图10B是根据本公开的实施例的显示面板的部分区的放大示意性截面图。
[0050] 图11A是根据本公开的实施例的显示面板的部分区的放大示意性平面图。
[0051] 图11B和图11C是根据本公开的实施例的图11A中的区DD’的放大示意性平面图。
[0052] 图12是根据本公开的实施例的显示面板的部分区的放大示意性平面图。
[0053] 图13A是根据本公开的实施例的显示面板的部分区的放大示意性平面图。
[0054] 图13B和图13C是根据本公开的实施例的图13A中的区EE’的放大示意性平面图。
[0055] 图14A是根据本公开的实施例的显示面板的示意性平面图。
[0056] 图14B是根据本公开的实施例的显示面板的部分区的放大示意性平面图。

具体实施方式

[0057] 现在将在下文中参考其中示出实施例的附图更充分地描述本公开。然而,本公开可以以不同的形式被体现,并且不应被解释为限于本文中阐述的实施例。相反,提供这些实施例使得本公开将是透彻且完整的,并且将向本领域技术人员充分地传达本公开的范围。
[0058] 在附图中,为了便于描述并且为了清楚,可以夸大元件的尺寸、厚度、比率和大小。相同的附图标记自始至终指相同的元件。
[0059] 在本说明书中,当部件(或者,区域、层、部分等)被称为“在”另一部件“上”、“连接到”或“联接到”另一部件时,这意味着该部件可以直接在该另一部件上、直接连接到或联接到该另一部件,或者在该部件与该另一部件之间可以存在第三部件。
[0060] 将理解,术语“连接到”或“联接到”可以包括物理的和/或电气的连接或联接。
[0061] 在说明书和权利要求中,为了其含义和解释的目的,术语“和/或”旨在包括术语“和”与“或”的任何组合。例如,“A和/或B”可以被理解为意味着包括“A、B或者A和B”的任何组合。术语“和”以及“或”可以在连接的或分离的意义上使用,并且可以被理解为等同于“和/或”。
[0062] 在说明书和权利要求中,为了其含义和解释的目的,词语“......中的至少一个”旨在包括“选自......的组中的至少一个”的含义。例如,“A和B中的至少一个”可以被理解为意味着包括“A、B或者A和B”的任何组合。
[0063] 诸如“第一”和“第二”等的术语可以被用于描述各种部件,但这些部件不应受这些术语的限制。这些术语可以仅被用于将一个部件与其他部件区分开。例如,第一部件可以被称为第二部件,并且类似地,第二部件也可以被称为第一部件,而不脱离本公开的范围。除非另外指明,否则单数形式的术语可以包括复数形式。
[0064] 另外,诸如“下方”、“之下”、“上方”和“之上”的术语被用于描述附图中图示的部件的关系。这些术语是相对概念,并且基于附图中图示的方向被描述。
[0065] 应理解,当在本文中使用时,诸如“包括”、“包含”和“具有”的术语指明所陈述的特征、整体、步骤、操作、部件、部分或其组合的存在,但不排除一个或多个其他的特征、整体、步骤、操作、部件、部分或其组合的存在或添加。
[0066] 术语“重叠”或“重叠的”意味着第一对象可以在第二对象上方或下方或侧面,并且反之亦然。此外,术语“重叠”可以包括层叠、堆叠、面向或面对、在......之上延伸、覆盖或部分覆盖或者本领域普通技术人员将了解和理解的任何其他适当的术语。
[0067] 除非本文中另外定义和暗示,否则本文中使用的所有术语(包括技术术语或科学术语)具有与本公开所属领域中的技术人员所通常理解的含义相同的含义。诸如那些在常用词典中定义的术语应被解释为具有与在相关技术领域中的语境含义一致的含义,并且不应被解释为具有理想化的或过于正式的含义,除非本申请中明确地限定为具有这样的含义。
[0068] 图1是根据本公开的实施例的显示装置的示意性框图。
[0069] 参考图1,显示装置1000可以包括时序控制器TC、面板驱动器和显示面板DP。在本实施例中,显示面板DP被描述为发射型显示面板。发射型显示面板可以包括有机发光显示面板或量子点发光显示面板。面板驱动器可以包括扫描驱动器SDC、发射驱动器EDC和数据驱动器DDC。
[0070] 显示面板DP可以包括扫描线GWL1至GWLn、GCL1至GCLn、GIL1至GILn、GBL1至GBLn和GRL1至GRLn、发射线ESL1至ESLn以及数据线DL1至DLm。显示面板DP可以包括连接到扫描线GWL1至GWLn、GCL1至GCLn、GIL1至GILn、GBL1至GBLn和GRL1至GRLn、发射线ESL1至ESLn以及数据线DL1至DLm(m和n是1或更大的整数)的多个像素。
[0071] 例如,位于第i平线(或者,第i像素行)且第j垂直线(或者,第j像素列)上的像素PXij(i和j是1或更大的整数)可以连接到第i第一扫描线GWLi、第i第二扫描线GCLi、第i第三扫描线GILi、第i第四扫描线GBLi、第i第五扫描线GRLi、第j数据线DLj以及第i发射线ESLi。
[0072] 像素PXij可以包括发光元件、多个晶体管和多个电容器。像素PXij可以通过电源PWS接收第一电源电压(或者,第一驱动电压)VDD、第二电源电压(或者,第二驱动电压)VSS、第三电源电压(或者,参考电压)VREF、第四电源电压(或者,第一初始化电压)VINT1、第五电源电压(或者,第二初始化电压)VINT2和第六电源电压(或者,补偿电压)VCOMP。
[0073] 第一电源电压VDD和第二电源电压VSS的电压值可以被设定为使得电流能够在发光元件中流动。例如,第一电源电压VDD可以被设定为高于第二电源电压VSS的电压。
[0074] 第三电源电压VREF可以是用于将像素PXij中包括的驱动晶体管的栅极初始化的电压。第三电源电压VREF可以被用于通过使用与数据信号的电压差来实现预定的或选择的灰度。为此,第三电源电压VREF可以被设定为数据信号的电压范围内的预定的或选择的电压。
[0075] 第四电源电压VINT1可以是用于将像素PXij中包括的存储电容器初始化的电压。第四电源电压VINT1可以被设定为低于第三电源电压VREF的电压。例如,第四电源电压VINT1可以被设定为低于第三电源电压VREF与驱动晶体管的阈值电压(Vth)之间的差的电压。例如,第四电源电压VINT1可以被设定为4V以上且12V以下。在第四电源电压VINT1被设定为4V以上的电势的情况下,克服N型晶体管的特性可能更容易实现。然而,本公开不限于此。
[0076] 第五电源电压VINT2可以被设定为DC电压。第五电源电压VINT2可以是用于将像素PXij中包括的发光元件的阴极初始化的电压。
[0077] 在驱动晶体管的阈值电压被补偿的情况下,第六电源电压VCOMP可以将预定的或选择的电流供应给驱动晶体管。
[0078] 第五电源电压VINT2和第六电源电压VCOMP中的每一个可以被设定为低于第一电源电压VDD或第四电源电压VINT1的电压,或者可以被设定为近似于或等于第三电源电压VREF的电压。然而,本公开不限于此,并且第五电源电压VINT2和第六电源电压VCOMP中的每一个可以被设定为近似于或等于第一电源电压VDD的电压。
[0079] 尽管在图1中图示了第一至第六电源电压VDD、VSS、VREF、VINT1、VINT2和VCOMP中的全部由电源PWS供应,但本公开不限于此。例如,可以与像素PXij的结构无关地供应第一电源电压VDD和第二电源电压VSS两者,并且取决于像素PXij的结构(例如,电路结构),可以不供应第三电源电压VREF、第四电源电压VINT1、第五电源电压VINT2和第六电源电压VCOMP当中的至少一个。
[0080] 在本公开的实施例中,取决于像素PXij的电路结构,可以不同地设定连接到像素PXij的信号线。
[0081] 扫描驱动器SDC可以从时序控制器TC接收第一控制信号SCS,并且可以基于第一控制信号SCS,将扫描信号供应给第一扫描线GWL1至GWLn、第二扫描线GCL1至GCLn、第三扫描线GIL1至GILn、第四扫描线GBL1至GBLn和第五扫描线GRL1至GRLn。
[0082] 扫描信号可以被设定为使得接收该扫描信号的晶体管导通的栅导通电压。
[0083] 例如,供应给P沟道金属氧化物半导体(PMOS)晶体管的扫描信号可以被设定为逻辑低电平,并且供应给N沟道金属氧化半导体(NMOS)晶体管的扫描信号可以被设定为逻辑高电平。在下文中,当扫描信号被供应时,这可以意味着扫描信号以将由该扫描信号控制的晶体管导通的逻辑电平被供应。
[0084] 在图1中,为了便于描述,扫描驱动器SDC被图示为单个部件。然而,本公开不限于此。在一些实施例中,可以包括将扫描信号分别供应给第一扫描线GWL1至GWLn、第二扫描线GCL1至GCLn、第三扫描线GIL1至GILn、第四扫描线GBL1至GBLn和第五扫描线GRL1至GRLn的多个扫描驱动器。
[0085] 发射驱动器EDC可以基于第二控制信号ECS,将发射信号供应给发射线ESL1至ESLn。例如,发射信号可以被顺序地供应给发射线ESL1至ESLn。
[0086] 本公开的连接到发射线ESL1至ESLn的晶体管可以以NMOS晶体管被实现。供应给发射线ESL1至ESLn的发射信号可以被设定为栅导通电压(例如,逻辑高电平)。在发射信号被供应的情况下,接收该发射信号的晶体管可以导通,并且可以在其他情况下截止。
[0087] 第二控制信号ECS可以包括发射起始信号和时钟信号,并且发射驱动器EDC可以以通过使用时钟信号顺序地移位脉冲形式的发射起始信号来顺序地生成并输出脉冲形式的发射信号的移位寄存器来实现。
[0088] 数据驱动器DDC可以从时序控制器TC接收第三控制信号DCS和图像数据RGB。数据驱动器DDC可以将数字形式的图像数据RGB转换为模拟数据信号(即,数据信号)。数据驱动器DDC可以响应于第三控制信号DCS将数据信号供应给数据线DL1至DLm。
[0089] 第三控制信号DCS可以包括指令有效的数据信号的输出的数据使能信号、水平起始信号和数据时钟信号。例如,数据驱动器DDC可以包括通过与数据时钟信号同步地移位水平起始信号来生成采样信号的移位寄存器、响应于采样信号而存图像数据RGB的锁存器、将锁存的图像数据(例如,数字形式的数据)转换为模拟数据信号的数模转换器(或者,解码器)以及将数据信号输出到数据线DL1至DLm的缓冲器(或者,放大器)。
[0090] 电源PWS可以将用于驱动像素PXij的第一电源电压VDD、第二电源电压VSS和第三电源电压VREF供应给显示面板DP。此外,电源PWS可以将第四电源电压VINT1、第五电源电压VINT2和第六电源电压VCOMP当中的至少一个电压供应给显示面板DP。
[0091] 例如,电源PWS可以分别通过第一电线(或者,第一驱动电压线)VDL(参考图2A)、第二电力线(或者,第二驱动电压线)VSL(参考图2A)、第三电力线(或者,参考电压线)VRL(参考图2A)、第四电力线(或者,第一初始化电压线)VIL1(参考图2A)、第五电力线(或者,第二初始化电压线)VIL2(参考图2A)和第六电力线(或者,补偿电压线)VCL(参考图2A),将第一电源电压VDD、第二电源电压VSS、第三电源电压VREF、第四电源电压VINT1、第五电源电压VINT2和第六电源电压VCOMP供应给显示面板DP。
[0092] 电源PWS可以以电力管理IC(PMIC)来实现,但不限于此。
[0093] 时序控制器TC可以基于输入图像数据IRGB、同步信号Sync(例如,垂直同步信号和水平同步信号等)、数据使能信号DE和时钟信号而产生第一控制信号SCS、第二控制信号ECS、第三控制信号DCS、第四控制信号PCS和选择信号SS。第一控制信号SCS可以被供应给扫描驱动器SDC,第二控制信号ECS可以被供应给发射驱动器EDC,第三控制信号DCS可以被供应给数据驱动器DDC,并且第四控制信号PCS可以被供应给电源PWS。选择信号SS可以被供应给选择电路SC。取决于显示面板DP中的像素PXij的布置,时序控制器TC可以通过重排输入图像数据IRGB生成图像数据RGB(或者,数据)。
[0094] 选择电路SC可以连接在数据驱动器DDC与数据线DL1至DLm之间,并且从数据驱动器DDC接收数据信号的信号供应线SPL1至SPLk可以响应于选择信号SS而选择性地与数据线DL至DLm连接。相应地,选择电路SC可以选择性地将数据线DL1至DLm和像素连接。
[0095] 扫描驱动器SDC、发射驱动器EDC、数据驱动器DDC、电源PWS和时序控制器TC中的至少一个可以形成在显示面板DP上,或者可以用一个集成电路实现并可以连接到显示面板DP。此外,扫描驱动器SDC、发射驱动器EDC、数据驱动器DDC、电源PWS和时序控制器TC中的至少两个可以用一个集成电路实现。例如,数据驱动器DDC和时序控制器TC可以用一个集成电路实现。
[0096] 尽管以上已经参考图1描述了根据实施例的显示装置1000,但本公开的显示装置不限于此。取决于像素的配置,可以添加或省略信号线。此外,像素与信号线之间的连接关系可以被改变。在信号线中的一条信号线被省略的情况下,另一条信号线可以代替被省略的信号线。
[0097] 图2A和图2B是根据实施例的像素的等效电路的示意图。在图2A和图2B中分别图示了连接到第i第一扫描线(在下文中,被称为第一扫描线)GWLi和第j数据线DLj的像素PXij和PXij‑1的等效电路图。此外,图2A和图2B图示了第l信号供应线SPLl响应于选择信号SS连接到第j数据线DLj,并且传输到第l信号供应线SPLl的数据信号DATA可以被供应给第j数据线(在下文中,被称为数据线)DLj。
[0098] 如图2A中图示的,像素PXij可以包括发光元件ED和像素驱动器PC。发光元件ED可以连接到第一驱动电压线VDL和像素驱动器PC。
[0099] 像素驱动器PC可以连接到扫描线GWLi、GCLi、GILi、GBLi和GRLi、数据线DLj、发射线ESLi以及电力线VDL、VSL、VIL1、VIL2、VRL和VCL。像素驱动器PC可以包括第一至第八晶体管T1、T2、T3、T4、T5、T6、T7和T8、第一电容器C1以及第二电容器C2。在下文中,将作为示例讨论第一至第八晶体管T1、T2、T3、T4、T5、T6、T7和T8中的全部都是N型晶体管。然而,本公开不限于此。第一至第八晶体管T1、T2、T3、T4、T5、T6、T7和T8中的一些晶体管可以是N型晶体管,并且其他的晶体管可以是P型晶体管。第一至第八晶体管T1、T2、T3、T4、T5、T6、T7和T8中的每一个晶体管可以是P型晶体管。本公开不限于任何一个实施例。
[0100] 第一晶体管T1的栅极可以连接到第一节点N1。第一晶体管T1的第一电极可以连接到第二节点N2,并且第一晶体管T1的第二电极可以连接到第三节点N3。第一晶体管T1可以是驱动晶体管。响应于第一节点N1的电压,第一晶体管T1可以控制从第一驱动电压线VDL经由发光元件ED流到第二驱动电压线VSL的驱动电流ILD。此时,第一电源电压VDD可以被设定为具有比第二电源电压VSS的电势高的电势的电压。
[0101] 本文中使用的表达“晶体管电连接到信号线或晶体管电连接到晶体管”意味着晶体管的源极、漏极或栅极可以与信号线(或晶体管的源极、漏极或栅极)成一体,或者通过连接电极连接到信号线(或晶体管)。
[0102] 第二晶体管T2可以包括连接到第一扫描线GWLi的栅极、连接到数据线DLj的第一电极和连接到第一节点N1的第二电极。第二晶体管T2可以响应于通过第一扫描线GWLi传输的写入扫描信号GW而将数据信号DATA供应给第一节点N1。第二晶体管T2可以是开关晶体管。在写入扫描信号GW被供应给第一扫描线GWLi的情况下,第二晶体管T2可以导通,以将数据线DLj和第一节点N1电连接。
[0103] 第三晶体管T3可以连接在第一节点N1与参考电压线VRL之间。第三晶体管T3的第一电极可以通过参考电压线VRL接收参考电压VREF,并且第三晶体管T3的第二电极可以连接到第一节点N1。在本实施例中,第三晶体管T3的栅极可以通过第i第五扫描线(在下文中,被称为第五扫描线)GRLi接收复位扫描信号GR。在复位扫描信号GR被供应给第五扫描线GRLi的情况下,第三晶体管T3可以导通,以将参考电压VREF提供给第一节点N1。
[0104] 第四晶体管T4可以连接在第三节点N3与第一初始化电压线VIL1之间。第四晶体管T4的第一电极可以连接到第三节点N3,并且第四晶体管T4的第二电极可以连接到提供第一初始化电压VINT1的第一初始化电压线VIL1。第四晶体管T4的栅极可以通过第i第三扫描线(在下文中,被称为第三扫描线)GILi接收初始化扫描信号GI。在初始化扫描信号GI被供应给第三扫描线GILi的情况下,第四晶体管T4可以导通,以将第一初始化电压VINT1供应给第三节点N3。
[0105] 第五晶体管T5可以连接在补偿电压线VCL与第二节点N2之间。第五晶体管T5的第一电极可以通过补偿电压线VCL接收补偿电压VCOMP,并且第五晶体管T5的第二电极可以连接到第二节点N2并且可以与第一晶体管T1的第一电极电连接。第五晶体管T5的栅极可以通过第i第二扫描线(在下文中,被称为第二扫描线)GCLi接收补偿扫描信号GC。在补偿扫描信号GC被供应给第二扫描线GCLi的情况下,第五晶体管T5可以导通,以将补偿电压VCOMP提供给第二节点N2,并且第一晶体管T1的阈值电压(Vth)可以在补偿时段期间被补偿。
[0106] 第六晶体管T6可以连接在第一晶体管T1与发光元件ED之间。具体地,第六晶体管T6的栅极可以通过第i发射线(在下文中,被称为发射线)ESLi接收发射信号EM。第六晶体管T6的第一电极可以通过第四节点N4连接到发光元件ED的阴极,并且第六晶体管T6的第二电极可以通过第二节点N2与第一晶体管T1的第一电极连接。第六晶体管T6可以被称为第一发射控制晶体管。在发射信号EM被供应给发射线ESLi的情况下,第六晶体管T6可以导通,以将发光元件ED和第一晶体管T1电连接。
[0107] 第七晶体管T7可以连接在第二驱动电压线VSL与第三节点N3之间。第七晶体管T7的第一电极可以通过第三节点N3与第一晶体管T1的第二电极连接,并且第七晶体管T7的第二电极可以通过第二驱动电压线VSL接收第二电源电压VSS。第七晶体管T7的栅极可以电连接到发射线ESLi。第七晶体管T7可以被称为第二发射控制晶体管。在发射信号EM被供应给发射线ESLi的情况下,第七晶体管T7可以导通,以将第一晶体管T1的第二电极和第二驱动电压线VSL电连接。
[0108] 在本实施例中,第六晶体管T6和第七晶体管T7被图示为连接到同一发射线ESLi并且通过同一发射信号EM导通。然而,这是例示性的,并且第六晶体管T6和第七晶体管T7可以通过彼此区分开的不同信号独立地导通。此外,在根据本公开的实施例的像素驱动器PC中,可以省略第六晶体管T6和第七晶体管T7中的一个。
[0109] 第八晶体管T8可以连接在第二初始化电压线VIL2与第四节点N4之间。例如,第八晶体管T8可以包括连接到第i第四扫描线(在下文中,被称为第四扫描线)GBLi的栅极、连接到第二初始化线VIL2的第一电极和连接到第四节点N4的第二电极。第八晶体管T8可以被称为第二初始化晶体管。第八晶体管T8可以响应于通过第四扫描线GBLi传输的黑色扫描信号GB而将第二初始化电压VINT2供应给与发光元件ED的阴极相对应的第四节点N4。发光元件ED的阴极可以通过第二初始化电压VINT2被初始化。
[0110] 在本实施例中,第二至第八晶体管T2、T3、T4、T5、T6、T7和T8中的一些晶体管可以通过同一扫描信号同时地导通。例如,第八晶体管T8和第五晶体管T5可以通过同一扫描信号同时地导通。例如,第八晶体管T8和第五晶体管T5可以通过同一补偿扫描信号GC而工作。由于第八晶体管T8和第五晶体管T5通过同一补偿扫描信号GC导通/截止,所以第八晶体管T8和第五晶体管T5可以同时地导通/截止。第二扫描线GCLi和第四扫描线GBLi可以实质上被提供为单条扫描线。相应地,可以以相同的时序执行发光元件ED的阴极的初始化和第一晶体管T1的阈值电压的补偿。然而,这是例示性的,并且本公开不限于任何一个实施例。
[0111] 此外,根据本公开,发光元件ED的阴极的初始化和第一晶体管T1的阈值电压的补偿可以通过施加相同的电源电压被执行。例如,补偿电压线VCL和第二初始化电压线VIL2可以实质上被提供为单条电压线。阴极初始化操作和驱动晶体管的补偿操作可以用一个电源电压被执行,并且因此,可以简化像素驱动器设计。然而,这是例示性的,并且本公开不限于任何一个实施例。
[0112] 第一电容器C1可以设置在第一节点N1与第三节点N3之间。第一电容器C1可以存储与第一节点N1和第三节点N3之间的电压差相对应的电荷。第一电容器C1可以被称为存储电容器。
[0113] 第二电容器C2可以设置在第三节点N3与第二驱动电压线VSL之间。例如,第二电容器C2的一个电极可以连接到接收第二电源电压VSS的第二驱动电压线VSL,并且第二电容器C2的对电极可以连接到第三节点N3。第二电容器C2可以存储与第二电源电压VSS和第三节点N3之间的电压差相对应的电荷。第二电容器C2可以被称为保持电容器。第二电容器C2可以比第一电容器C1具有高的存储容量。相应地,第二电容器C2可以使第三节点N3的响应于第一节点N1处的电压变化而产生的电压变化最小化。
[0114] 在本实施例中,发光元件ED可以通过第四节点N4与像素驱动器PC连接。发光元件ED可以包括连接到第一驱动电压线VDL的阳极和与阳极相对的阴极。在本实施例中,发光元件ED可以通过阴极与像素驱动器PC连接。例如,在根据本公开的像素PXij中,发光元件ED和像素驱动器PC在其处连接的连接节点可以是第四节点N4,并且第四节点N4可以对应于第六晶体管T6的第一电极与发光元件ED的阴极之间的连接节点。
[0115] 相应地,第四节点N4的电势可以基本上对应于发光元件ED的阴极的电势。例如,发光元件ED的阳极可以连接到第一驱动电压线VDL并且可以接收是恒定电压的第一电源电压VDD,并且阴极的电势可以通过经由第六晶体管T6电连接到第一晶体管T1而被控制。例如,与第一晶体管T1的源极相对应的第二节点N2的电势可以不直接受到发光元件ED的特性的影响。相应地,即使发光元件ED的特性由于发光元件ED的寿命而劣化,也可以减少对构成像素驱动器PC的晶体管的栅‑源电压(Vgs)(特别地,驱动晶体管的栅‑源电压(Vgs))的影响。例如,可以减小由于发光元件ED的劣化而导致的电流量的变化的范围。因此,可以减少取决于使用时间的增加的、显示面板DP(参考图1)的残像缺陷,并且,可以提高寿命。
[0116] 在另一实施例中,如图2B中图示的,像素PXij‑1可以包括包含两个晶体管T1和T2以及一个电容器C1的像素驱动器PC‑1。像素驱动器PC‑1可以连接到发光元件ED、第一扫描线GWLi、数据线DLj和第二驱动电压线VSL。图2B中图示的像素驱动器PC‑1可以对应于从其省略了第三至第八晶体管T3至T8以及一个电容器C2的、图2A中图示的像素驱动器PC。
[0117] 第一晶体管T1和第二晶体管T2中的每一个可以是N型晶体管或P型晶体管。在本实施例中,将作为示例讨论第一晶体管T1和第二晶体管T2中的每一个是N型晶体管。
[0118] 第一晶体管T1可以包括连接到第一节点N1的栅极、连接到第二节点N2的第一电极和连接到第三节点N3的第二电极。第二节点N2可以是连接到发光元件ED的节点,并且第三节点N3可以是连接到第二驱动电压线VSL的节点。第一晶体管T1可以通过第二节点N2连接到发光元件ED,并且通过第三节点N3连接到第二驱动电压线VSL。第一晶体管T1可以是驱动晶体管。
[0119] 第二晶体管T2可以包括通过第一扫描线GWLi接收写入扫描信号GW的栅极、连接到数据线DLj的第一电极和连接到第一节点N1的第二电极。第二晶体管T2可以响应于通过第一扫描线GWLi传输的写入扫描信号GW而将数据信号DATA供应给第一节点N1。
[0120] 电容器C1可以包括连接到第一节点N1的电极和连接到第三节点N3的电极。电容器C1可以存储被传输到第一节点N1的数据信号DATA。
[0121] 发光元件ED可以包括阳极和阴极。在本实施例中,发光元件ED的阳极可以与第一驱动电压线VDL连接,并且发光元件ED的阴极可以通过第二节点N2与像素驱动器PC‑1连接。在本实施例中,发光元件ED的阴极可以与第一晶体管T1连接。发光元件ED可以响应于流过像素驱动器PC‑1的第一晶体管T1的电流的量而发光。
[0122] 发光元件ED的阴极和像素驱动器PC‑1连接到其的第二节点N2可以对应于第一晶体管T1的漏极。发光元件ED可以通过第二节点N2与像素驱动器PC‑1连接。例如,在图2B中图示的像素PXij‑1中,发光元件ED和像素驱动器PC‑1在其处连接的连接节点可以是第二节点N2,并且第二节点N2可以对应于第一晶体管T1的第一电极与发光元件ED的阴极之间的连接节点。
[0123] 例如,在驱动晶体管是N型晶体管的情况下,本公开的显示面板DP(参考图1)可以防止由发光元件ED引起的第一晶体管T1的栅‑源电压的变化。相应地,可以减小由于发光元件ED的劣化而导致的电流量的变化的范围。因此,可以减少取决于使用时间的增加的、显示面板的残像缺陷,并且可以提高寿命。
[0124] 图2A和图2B图示了根据本公开的实施例的用于像素驱动器PC和PC‑1的电路。只要电路与发光元件ED的阴极连接,晶体管的数量或布置关系以及电容器的数量或布置关系就可以被不同地设计,并且根据本公开的实施例的显示面板不限于任何一个实施例。
[0125] 图3是图示根据本公开的实施例的显示面板的示意性平面图。在图3中省略了一些部件。在下文中,与由第一方向DR1和第二方向DR2限定的平面基本上垂直的方向被限定为第三方向DR3。此外,本文中使用的表达“在平面图中”可以意味着在第三方向DR3上观察。
[0126] 显示面板DP的厚度方向可以是与第三方向DR3平行的方向,第三方向DR3是由第一方向DR1和第二方向DR2限定的平面的法线方向。在本说明书中,构成显示装置1000(参考图1)的构件的前表面(或者,上表面)和后表面(或者,下表面)可以基于第三方向DR3被限定。
在本说明书中,“厚度”可以表示在第三方向DR3上测量的数值,并且“宽度”可以表示在是水平方向的第一方向DR1或第二方向DR2上测量的数值。
[0127] 参考图3,一个实施例的显示面板DP可以被划分为显示区DA和非显示区NDA。显示区DA可以是其中设置有像素PX的区。非显示区NDA可以与显示区DA邻近。在本实施例中,非显示区NDA以围绕显示区DA的外围的形状被图示。然而,这是例示性的,并且非显示区NDA可以设置在显示区DA的一侧或者可以被省略,并且不限于任何一个实施例。
[0128] 在本实施例中,扫描驱动器SDC、数据驱动器DDC和选择电路SC可以安装在显示面板DP上。在实施例中,选择电路SC可以设置在显示区DA中,并且扫描驱动器SDC和数据驱动器DDC可以设置在非显示区NDA中。选择电路SC可以在平面图中与像素PX中的至少一些重叠。根据本公开,由于选择电路SC被设置在显示区DA中,因此与选择电路SC被设置在非显示区NDA中的情况相比,可以减小非显示区NDA的面积。相应地,可以增加显示区DA的面积,并且可以容易地实现具有窄边框的显示装置1000(参考图1)。
[0129] 根据实施例,扫描驱动器SDC可以包括彼此分开的两个扫描驱动器SDC。两个扫描驱动器SDC可以在第一方向DR1上彼此间隔开,而显示区DA的中心在两个扫描驱动器SDC之间。在另一实施例中,可以提供更多个扫描驱动器SDC。然而,本公开不限于任何一个实施例。
[0130] 扫描驱动器SDC和/或数据驱动器DDC也可以设置在显示区DA中。像素PX中的一些可以在平面图中与扫描驱动器SDC和/或数据驱动器DDC重叠。
[0131] 图4A是根据本公开的实施例的图3中的区AA’的放大示意性平面图。图4B是图示在图4A中图示的区中发光元件与像素驱动器之间的连接关系的示意图。
[0132] 参考图4A和图4B,显示区DA可以包括第一显示区DA1和第二显示区DA2,并且第一显示区DA1可以包括内部显示区DA1_1以及与第二显示区DA2邻近的外部显示区DA1_2。内部显示区DA1_1、外部显示区DA1_2和第二显示区DA2可以在与第二方向DR2相反的方向上顺序地延伸。
[0133] 像素PX可以包括普通像素PX1(或者,第一像素)和扩展像素PX2(或者,第二像素)。普通像素PX1可以设置在第一显示区DA1的内部显示区DA1_1中。可以布置多个普通像素(在下文中,被称为普通像素)PX1以形成普通像素单元PXU1。普通像素单元PXU1可以在第一方向DR1和第二方向DR2上布置。
[0134] 普通像素PX1可以包括第一普通像素PX1_1、第二普通像素PX1_2和第三普通像素PX1_3。在实施例中,第一普通像素PX1_1、第二普通像素PX1_2和第三普通像素PX1_3可以形成普通像素单元PXU1。然而,普通像素单元PXU1的配置不限于任何一个实施例,并且在普通像素单元PXU1中,第一至第三普通像素PX1_1、PX1_2和PX1_3中的一部分可以被提供为多个。
[0135] 第一普通像素PX1_1可以包括第一普通像素驱动器PC1_1和第一普通发光元件ED1_1。第一普通像素驱动器PC1_1可以电连接到与第一普通像素驱动器PC1_1相对应的第一普通发光元件ED1_1,并且可以控制第一普通发光元件ED1_1的驱动。
[0136] 第二普通像素PX1_2可以包括第二普通像素驱动器PC1_2和第二普通发光元件ED1_2。第二普通像素驱动器PC1_2可以电连接到与第二普通像素驱动器PC1_2相对应的第二普通发光元件ED1_2,并且可以控制第二普通发光元件ED1_2的驱动。
[0137] 第三普通像素PX1_3可以包括第三普通像素驱动器PC1_3和第三普通发光元件ED1_3。第三普通像素驱动器PC1_3可以电连接到与第三普通像素驱动器PC1_3相对应的第三普通发光元件ED1_3,并且可以控制第三普通发光元件ED1_3的驱动。
[0138] 在本说明书中,第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3中的一个可以被称为“第一像素驱动器”,并且第一至第三普通发光元件ED1_1、ED1_2和ED1_3中的一个可以被称为“第一发光元件”。
[0139] 在实施例中,第一普通发光元件ED1_1可以输出红光,第二普通发光元件ED1_2可以输出绿光,并且第三普通发光元件ED1_3可以输出蓝光。然而,从第一至第三普通发光元件ED1_1、ED1_2和ED1_3发射的光的颜色不限于任何一个实施例。
[0140] 在本实施例中,在普通像素单元PXU1中包括的第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3可以在第一方向DR1上顺序布置。在邻近的普通像素单元PXU1中包括的第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3可以具有相同的布置。
[0141] 在本实施例中,在一个普通像素单元PXU1中包括的第一普通发光元件ED1_1和第二普通发光元件ED1_2可以在第二方向DR2上布置,并且在该一个普通像素单元PXU1中包括的第三普通发光元件ED1_3可以与在该一个普通像素单元PXU1中包括的第一普通发光元件ED1_1和第二普通发光元件ED1_2在第一方向DR1上间隔开。在邻近的普通像素单元PXU1中包括的第一至第三普通发光元件ED1_1、ED1_2和ED1_3可以具有相同的布置。
[0142] 第一至第三普通发光元件ED1_1、ED1_2和ED1_3的布置可以不同于第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的布置。以下将给出关于其的详细描述。第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的布置以及第一至第三普通发光元件ED1_1、ED1_2和ED1_3的布置在图4A和图4B中被图示为示例,并且不限于任何一个实施例。例如,第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的布置以及第一至第三普通发光元件ED1_1、ED1_2和ED1_3的布置可以彼此相对应。
[0143] 扩展像素PX2可以设置在第一显示区DA1的外部显示区DA1_2以及第二显示区DA2中。可以布置多个扩展像素(在下文中,被称为扩展像素)PX2以形成扩展像素单元PXU2。在本实施例中,扩展像素单元PXU2可以在第二方向DR2上与普通像素单元PXU1间隔开,并且可以在第一方向DR1上布置。
[0144] 扩展像素PX2可以包括第一扩展像素PX2_1、第二扩展像素PX2_2和第三扩展像素PX2_3。在实施例中,一个第一扩展像素PX2_1、一个第二扩展像素PX2_2和一个第三扩展像素PX2_3可以形成一个扩展像素单元PXU2。然而,扩展像素单元PXU2的配置不限于任何一个实施例,并且在扩展像素单元PXU2中,第一至第三扩展像素PX2_1、PX2_2和PX2_3中的一部分可以被提供为多个。
[0145] 第一扩展像素PX2_1可以包括第一扩展像素驱动器PC2_1和两个第一扩展发光元件M1和S1。两个第一扩展发光元件M1和S1可以包括第一主发光元件M1和第一副发光元件S1(或者,第一复制发光元件)。在本实施例中,第一主发光元件M1可以设置在外部显示区DA1_2中,并且第一副发光元件S1可以设置在第二显示区DA2中。
[0146] 第一扩展像素驱动器PC2_1可以公共地连接到两个第一扩展发光元件M1和S1。例如,第一扩展像素驱动器PC2_1可以同时地控制两个第一扩展发光元件M1和S1的驱动。例如,第一扩展像素驱动器PC2_1可以将对应的图像数据公共地施加到第一主发光元件M1和第一副发光元件S1。
[0147] 第二扩展像素PX2_2可以包括第二扩展像素驱动器PC2_2和两个第二扩展发光元件M2和S2。两个第二扩展发光元件M2和S2可以包括第二主发光元件M2和第二副发光元件S2(或者,第二复制发光元件)。在本实施例中,第二主发光元件M2可以设置在外部显示区DA1_2中,并且第二副发光元件S2可以设置在第二显示区DA2中。
[0148] 第二扩展像素驱动器PC2_2可以公共地连接到两个第二扩展发光元件M2和S2。例如,第二扩展像素驱动器PC2_2可以同时地控制两个第二扩展发光元件M2和S2的驱动。例如,第二扩展像素驱动器PC2_2可以将对应的图像数据公共地施加到第二主发光元件M2和第二副发光元件S2。
[0149] 第三扩展像素PX2_3可以包括第三扩展像素驱动器PC2_3和两个第三扩展发光元件M3和S3。两个第三扩展发光元件M3和S3可以包括第三主发光元件M3和第三副发光元件S3(或者,第三复制发光元件)。在本实施例中,第三主发光元件M3可以设置在外部显示区DA1_2中,并且第三副发光元件S3可以设置在第二显示区DA2中。
[0150] 第三扩展像素驱动器PC2_3可以公共地连接到两个第三扩展发光元件M3和S3。例如,第三扩展像素驱动器PC2_3可以同时地控制两个第三扩展发光元件M3和S3的驱动。例如,第三扩展像素驱动器PC2_3可以将对应的图像数据公共地施加到第三主发光元件M3和第三副发光元件S3。
[0151] 在本实施例中,第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3的等效电路图可以基本上与第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的等效电路图相同,除了两个扩展发光元件可以并联连接之外。例如,在普通像素和扩展像素中,像素驱动器的电路图可以彼此相同,并且像素的电路图可以由于发光元件的连接关系之间的差异而彼此不同。然而,由于第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3必须同时地控制多个扩展发光元件,所以比第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的驱动电流高的驱动电流可以流过第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。
[0152] 相应地,在实施例中,第一扩展像素驱动器PC2_1中的驱动晶体管T1(参考图2A和图2B)的面积可以被设计为大于第一普通像素驱动器PC1_1中的驱动晶体管T1(参考图2A和图2B)的面积。可以通过使第一扩展像素驱动器PC2_1中的驱动晶体管T1(参考图2A和图2B)的形状变形的方法来增加面积。在另一实施例中,第一扩展像素驱动器PC2_1中的第一电容器C1(参考图2A和图2B)的电容可以被设计为大于第一普通像素驱动器PC1_1中的第一电容器C1(参考图2A和图2B)的电容。
[0153] 在本说明书中,第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3中的一个可以被称为“第二像素驱动器”,第一至第三主发光元件M1、M2和M3中的一个可以被称为“第二发光元件”,并且第一至第三副发光元件S1、S2和S3中的一个可以被称为“第三发光元件”。
[0154] 在实施例中,第一扩展发光元件M1和S1可以输出红光,第二扩展发光元件M2和S2可以输出绿光,并且第三扩展发光元件M3和S3可以输出蓝光。
[0155] 在本实施例中,在扩展像素单元PXU2中包括的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3可以在第一方向DR1上顺序布置。在邻近的扩展像素单元PXU2中包括的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3可以具有相同的布置。
[0156] 在本实施例中,在一个扩展像素单元PXU2中包括的第一主发光元件M1和第二主发光元件M2可以在第二方向DR2上布置,并且在该一个扩展像素单元PXU2中包括的第三主发光元件M3可以与在该一个扩展像素单元PXU2中包括的第一主发光元件M1和第二主发光元件M2在第一方向DR1上间隔开。在邻近的扩展像素单元PXU2中包括的第一至第三主发光元件M1、M2和M3可以具有相同的布置。第一至第三副发光元件S1、S2和S3的布置可以与第一至第三主发光元件M1、M2和M3的布置相同。
[0157] 第一至第三主发光元件M1、M2和M3以及第一至第三副发光元件S1、S2和S3的布置可以不同于第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3的布置。以下将给出关于其的详细描述。第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3的布置、第一至第三主发光元件M1、M2和M3的布置以及第一至第三副发光元件S1、S2和S3的布置在图4A和图4B中被图示为示例,并且不限于任何一个实施例。例如,第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3的布置以及第一至第三主发光元件M1、M2和M3的布置可以彼此相对应。
[0158] 选择电路SC可以设置在第二显示区DA2中。根据本公开,第一至第三主发光元件M1、M2和M3以及第一至第三副发光元件S1、S2和S3中的至少一者可以与选择电路SC重叠。在本实施例中,第一至第三副发光元件S1、S2和S3可以在平面图中与选择电路SC重叠。
[0159] 图5A和图5B是图示像素驱动器、数据线与选择电路之间的连接关系的示意图。
[0160] 参考图5A,根据本公开的实施例的显示面板DP(参考图3)可以包括像素PX、数据线DLa、DLb和DLc、信号选择线SLL1、SLL2和SLL3、信号供应线SPL以及选择电路SC。在图5A中图示了像素PX当中的在四列且两行的普通像素单元PXU1中包括的第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3以及在四列且一行的扩展像素单元PXU2中包括的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。为了便于描述,在图5A中省略了在普通像素单元PXU1中包括的第一至第三普通发光元件ED1_1、ED1_2和ED1_3(参考图4A)以及在扩展像素单元PXU2中包括的第一至第三主发光元件M1、M2和M3(参考图4A)以及第一至第三副发光元件S1、S2和S3(参考图4A)。
[0161] 在本实施例中,像素PX可以被划分为第一至第三像素组PXG1、PXG2和PXG3。第一至第三像素组PXG1、PXG2和PXG3可以由形成同一列并且在第二方向DR2上布置的第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3以及第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3构成。
[0162] 第一像素组PXG1可以由布置在同一列中的、分别包括第一普通像素驱动器PC1_1和第一扩展像素驱动器PC2_1的第一普通像素PX1_1(参考图4A)和第一扩展像素PX2_1(参考图4A)构成。第二像素组PXG2可以由布置在同一列中的、分别包括第二普通像素驱动器PC1_2和第二扩展像素驱动器PC2_2的第二普通像素PX1_2(参考图4A)和第二扩展像素PX2_2(参考图4A)构成。第三像素组PXG3可以由布置在同一列中的、分别包括第三普通像素驱动器PC1_3和第三扩展像素驱动器PC2_3的第三普通像素PX1_3(参考图4A)和第三扩展像素PX2_3(参考图4A)构成。
[0163] 在本实施例中,数据线DL1至DLm(参考图1)可以包括第一数据线DLa、第二数据线DLb和第三数据线DLc。第一至第三数据线DLa、DLb和DLc可以在第二方向DR2上延伸,并且可以在第一方向DR1上以第一数据线DLa、第二数据线DLb和第三数据线DLc的顺序重复布置。
[0164] 第一数据线DLa可以电连接到第一像素组PXG1。例如,第一数据线DLa中的每一条可以连接到被布置在同一列中的第一普通像素驱动器PC1_1和第一扩展像素驱动器PC2_1。第二数据线DLb可以电连接到第二像素组PXG2。例如,第二数据线DLb中的每一条可以连接到被布置在同一列中的第二普通像素驱动器PC1_2和第二扩展像素驱动器PC2_2。第三数据线DLc可以电连接到第三像素组PXG3。例如,第三数据线DLc中的每一条可以连接到被布置在同一列中的第三普通像素驱动器PC1_3和第三扩展像素驱动器PC2_3。
[0165] 选择电路SC可以包括DEMUX(多路分配器)电路MX。DEMUX电路MX可以将数据线DLa、DLb和DLc与信号供应线SPL电连接。DEMUX电路MX可以与信号选择线SLL1、SLL2和SLL3电连接。
[0166] 在本实施例中,信号选择线SLL1、SLL2和SLL3可以包括第一信号选择线SLL1、第二信号选择线SLL2和第三信号选择线SLL3。第一信号选择线SLL1可以接收第一选择信号,第二信号选择线SLL2可以接收第二选择信号,并且第三信号选择线SLL3可以接收第三选择信号。第一至第三选择信号可以被顺序地激活。相应地,DEMUX电路MX可以响应于第一至第三选择信号而选择性地将第一至第三数据线DLa、DLb和DLc连接到信号供应线SPL。
[0167] DEMUX电路MX中的每一个可以包括输出节点OUT。DEMUX电路MX中的每一个可以响应于第一至第三选择信号将第一至第三数据线DLa、DLb和DLc当中的对应的数据线和输出节点OUT电连接。
[0168] DEMUX电路MX中的每一个可以包括多个开关晶体管TS1、TS2和TS3。在本实施例中,DEMUX电路MX中的每一个可以包括第一开关晶体管TS1、第二开关晶体管TS2和第三开关晶体管TS3。
[0169] 第一开关晶体管TS1可以包括连接到对应的第一数据线DLa的第一电极、与对应的输出节点OUT连接的第二电极以及与接收第一选择信号的第一信号选择线SLL1连接的栅电极。第二开关晶体管TS2可以包括连接到对应的第二数据线DLb的第一电极、与对应的输出节点OUT连接的第二电极以及与接收第二选择信号的第二信号选择线SLL2连接的栅电极。第三开关晶体管TS3可以包括连接到对应的第三数据线DLc的第一电极、与对应的输出节点OUT连接的第二电极以及与接收第三选择信号的第三信号选择线SLL3连接的栅电极。通过第一至第三信号选择线SLL1、SLL2和SLL3接收的第一至第三选择信号可以对应于以上参考图1描述的选择信号SS。
[0170] 在本实施例中,DEMUX电路MX中的每一个可以将在普通像素单元PXU1中包括的第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3中的一个与输出节点OUT电连接。此外,DEMUX电路MX中的每一个可以将在扩展像素单元PXU2中包括的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3中的一个与输出节点OUT电连接。
[0171] 在实施例中,第一至第三开关晶体管TS1、TS2和TS3中的每一个可以以P型晶体管被实现。然而,不限于此,第一至第三开关晶体管TS1、TS2和TS3中的每一个可以以N型晶体管被实现。在第一至第三开关晶体管TS1、TS2和TS3以P型晶体管被实现的情况下,第一至第三选择信号的激活时段可以具有逻辑低电平,并且在第一至第三开关晶体管TS1、TS2和TS3以N型晶体管被实现的情况下,第一至第三选择信号的激活时段可以具有逻辑高电平。
[0172] 在本实施例中,由于选择电路SC包括DEMUX电路MX,所以可以包括比数据线DLa、DLb和DLc少的信号供应线SPL。相应地,可以减少由显示面板DP(参考图3)的与第二显示区DA2(参考图4A)邻近的非显示区NDA(参考图3)中的信号供应线SPL占据的面积。
[0173] 六个DEMUX电路MX1’、MX2’和MX3’在图5B中被图示为示例。参考图5B,根据本公开的实施例的选择电路SC’可以包括第一DEMUX电路MX1’、第二DEMUX电路MX2’和第三DEMUX电路MX3’。第一至第三DEMUX电路MX1’、MX2’和MX3’中的每一个可以包括接收第一选择信号的第一信号选择线SLL1’和接收第二选择信号的第二信号选择线SLL2’。
[0174] 在本实施例中,第一DEMUX电路MX1’中的每一个可以包括第一开关晶体管TS1’和第二开关晶体管TS2’。
[0175] 第一开关晶体管TS1’可以包括连接到奇数编号的第一数据线DLa的第一电极、与对应的输出节点OUT连接的第二电极以及与接收第一选择信号的第一信号选择线SLL1’连接的栅电极。第二开关晶体管TS2’可以包括连接到偶数编号的第一数据线DLa的第一电极、与对应的输出节点OUT连接的第二电极以及与接收第二选择信号的第二信号选择线SLL2’连接的栅电极。第一DEMUX电路MX1’中的每一个可以将奇数编号的第一数据线DLa和偶数编号的第一数据线DLa中的一条与输出节点OUT电连接。通过第一信号选择线SLL1’和第二信号选择线SLL2’接收的第一和第二选择信号可以对应于以上参考图1描述的选择信号SS。
[0176] 第二DEMUX电路MX2’中的每一个可以包括第三开关晶体管TS3’和第四开关晶体管TS4’。第三开关晶体管TS3’可以与奇数编号的第二数据线DLb和第一信号选择线SLL1’连接,并且第四开关晶体管TS4’可以与偶数编号的第二数据线DLb和第二信号选择线SLL2’连接。相应地,第二DEMUX电路MX2’中的每一个可以将奇数编号的第二数据线DLb和偶数编号的第二数据线DLb中的一条与输出节点OUT电连接。
[0177] 第三DEMUX电路MX3’中的每一个可以包括第五开关晶体管TS5’和第六开关晶体管TS6’。第五开关晶体管TS5’可以与奇数编号的第三数据线DLc和第一信号选择线SLL1’连接,并且第六开关晶体管TS6’可以与偶数编号的第三数据线DLc和第二信号选择线SLL2’连接。相应地,第三DEMUX电路MX2’中的每一个可以将奇数编号的第三数据线DLc和偶数编号的第三数据线DLc中的一条与输出节点OUT电连接。
[0178] 尽管图5A和图5B图示了选择电路SC和SC’,但构成DEMUX电路MX、MX1’、MX2’和MX3’的开关晶体管TS1、TS2、TS3、TS1’、TS2’、TS3’、TS4’、TS5’和TS6’的数量以及信号选择线SLL1、SLL2、SLL3、SLL1’和SLL2’的数量不限于任何一个实施例。选择电路SC和选择电路SC’的配置可以取决于数据线DLa、DLb和DLc连接至其的像素驱动器的布置而变化,并且可以取决于对传输到信号选择线SLL1、SLL2、SLL3、SLL1’和SLL2’的选择信号SS(参考图1)的设计而变化。选择电路SC和选择电路SC’的配置不限于任何一个实施例,只要数据信号能够被选择性地施加到数据线DLa、DLb和DLc当中的适当的数据线即可。
[0179] 图6A和图6B是根据本公开的实施例的图4A中的区BB’的放大示意性平面图。
[0180] 图7是根据本公开的实施例的沿图6A的线I‑I’截取的显示面板的放大示意性截面图。
[0181] 图6A和图6B图示了两行且两列的普通像素单元PXU1。在图6B中,省略了或强调了图6A中图示的部件中一些。
[0182] 参考图6A和图6B,普通像素单元PXU1可以包括第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3以及第一至第三普通发光元件ED1_1、ED1_2和ED1_3。
[0183] 第一至第三普通发光元件ED1_1、ED1_2和ED1_3中的每一个可以包括第一电极AE(或者,阳极)、第二电极CE1、CE2或CE3(或者,阴极)以及设置在第一电极AE与第二电极CE1、CE2或CE3之间的中间层。
[0184] 在本说明书中,普通发光部分EP1、EP2和EP3可以是其中由普通发光元件ED1_1、ED1_2和ED1_3提供的光被显示的区,并且可以对应于构成在显示面板DP(参考图1)上显示的图像的单元。第二电极CE1、CE2和CE3以及普通发光部分EP1、EP2和EP3在图6A中被图示,并且第一电极AE在图6B中被图示。
[0185] 如图6A中图示的,第一至第三普通发光元件ED1_1、ED1_2和ED1_3的第二电极CE1、CE2和CE3可以通过分隔件SPR彼此划分开。例如,第一至第三普通发光元件ED1_1、ED1_2和ED1_3的第二电极CE1、CE2和CE3之间的边界可以由分隔件SPR来限定。
[0186] 分隔件SPR可以具有与第一至第三普通发光部分EP1、EP2和EP3中的每一个相对应的闭合线形状,并且因此,第二电极CE1、CE2和CE3可以针对各自的第一至第三普通发光部分EP1、EP2和EP3而具有被划分的形状。例如,第二电极CE1、CE2和CE3可以针对各自的邻近像素而电独立。
[0187] 第一至第三普通发光元件ED1_1、ED1_2和ED1_3可以包括提供具有不同颜色的光的第一至第三普通发光部分EP1、EP2和EP3。第一至第三普通发光部分EP1、EP2和EP3可以是其中由第一至第三普通发光元件ED1_1、ED1_2和ED1_3提供的光被显示的区。例如,第一普通发光元件ED1_1可以通过第一普通发光部分EP1提供红光,第二普通发光元件ED1_2可以通过第二普通光发光部分EP2提供绿光,并且第三普通发光元件ED1_3可以通过第三普通发光部分EP3提供蓝光。第一至第三普通发光部分EP1、EP2和EP3中的每一个可以对应于以下要描述的普通像素开口。
[0188] 在实施例中,第三普通发光部分EP3可以包括在第二方向DR2上彼此间隔开的两个子普通发光部分EP3a和EP3b。然而,不限于此,第三普通发光部分EP3可以被提供为具有一体的形状的一个图案,并且第一普通发光部分EP1和第二普通发光部分EP2中的至少一个可以包括子普通发光部分。
[0189] 普通像素单元PXU1的设置在同一行中以便彼此邻近的第三普通发光部分EP3可以具有彼此水平对称的形状。普通像素单元PXU1的设置在同一行中以便彼此邻近的第一普通发光部分EP1可以具有相对于在第二方向DR2上延伸的虚拟线具有线对称性的形状。普通像素单元PXU1的设置在同一行中以便彼此邻近的第二普通发光部分EP2可以具有相对于在第二方向DR2上延伸的虚拟线具有线对称性的形状。
[0190] 在第k行且第l列(k和l是除零之外的自然数)处的普通像素单元PXU1的第一至第三普通发光部分EP1、EP2和EP3可以与在第k+1行且第l+1列处的普通像素单元PXU1的第一至第三普通发光元件EP1、EP2和EP3具有相同的形状。
[0191] 第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3可以连接到构成第一至第三普通发光部分EP1、EP2和EP3的第一至第三普通发光元件ED1_1、ED1_2和ED1_3。
[0192] 第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3可以与由分隔件SPR划分的区(例如,设置有第一至第三第二电极CE1、CE2和CE3的位置)设置在不同的位置中,或者可以被设计为具有与第一至第三第二电极CE1、CE2和CE3的形状不同的形状。在另一实施例中,第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3可以被设置为与第一至第三普通发光部分EP1、EP2和EP3存在的位置重叠,并且可以被设计为与由分隔件SPR划分的区(例如,第一至第三第二电极CE1、CE2和CE3)的形状类似的形状。
[0193] 在本实施例中,第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3以矩形形状被图示,第一至第三普通发光部分EP1、EP2和EP3以不同的形式被布置,并且第一至第三第二电极CE1、CE2和CE3被设置在与第一至第三普通发光部分EP1、EP2和EP3重叠的位置中,并且以不规则形状被图示。
[0194] 相应地,如图6A中图示的,第一普通像素驱动器PC1_1可以设置在与第一普通发光部分EP1、第二普通发光部分EP2和另一邻近的普通像素单元部分地重叠的位置中。第二普通像素驱动器PC1_2可以设置在与第一普通发光部分EP1、第二普通发光部分EP2和第三普通发光部分EP3重叠的位置中。第三普通像素驱动器PC1_3可以设置在与第三普通发光部分EP3重叠的位置中。这是例示性的,并且第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的位置可以独立于第一至第三普通发光部分EP1、EP2和EP3而以各种形式和布置被设计,并且不限于任何一个实施例。
[0195] 第一至第三普通发光元件ED1_1、ED1_2和ED1_3可以通过普通连接布线CW1、CW2和CW3分别连接到第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3。具体地,普通连接布线CW1、CW2和CW3可以对应于在其处普通发光元件ED1_1、ED1_2和ED1_3分别连接到普通像素驱动器PC1_1、PC1_2和PC1_3的节点(参考图2A的N4或图2B的N2)。
[0196] 普通连接布线CW1、CW2和CW3可以包括将第一普通发光元件ED1_1和第一普通像素驱动器PC1_1连接的第一普通连接布线CW1、将第二普通发光元件ED1_2和第二普通像素驱动器PC1_2连接的第二普通连接布线CW2以及将第三普通发光元件ED1_3和第三普通像素驱动器PC1_3连接的第三普通连接布线CW3。
[0197] 第一至第三普通连接布线CW1、CW2和CW3中的每一条可以包括连接到第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3当中的对应的普通像素驱动器的普通驱动连接A1、A2或A3以及连接到第一至第三普通发光元件ED1_1、ED1_2和ED1_3当中的对应的普通发光元件的普通发光连接B1、B2或B3。
[0198] 具体地,普通驱动连接A1、A2和A3可以是在其处普通连接布线CW1、CW2和CW3分别与普通像素驱动器PC1_1、PC1_2和PC1_3连接的部分。普通驱动连接A1、A2和A3可以与构成第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的连接晶体管的位置相对应。连接晶体管可以是一个像素中的包括普通像素驱动器和普通发光元件连接至其的连接节点作为一个电极的晶体管,并且例如,可以对应于图2A的第六晶体管T6或图2B的第一晶体管T1。
[0199] 普通驱动连接A1、A2和A3可以包括在第一普通连接布线CW1中包括的第一普通驱动连接A1、在第二普通连接布线CW2中包括的第二普通驱动连接A2以及在第三普通连接布线CW3中包括的第三普通驱动连接A3。第一至第三普通驱动连接A1、A2和A3可以与第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3重叠。在实施例中,第一至第三普通驱动连接A1、A2和A3可以在第一方向DR1上对齐。
[0200] 普通发光连接B1、B2和B3可以是在其处第一至第三普通连接布线CW1、CW2和CW3分别连接到第一至第三普通发光元件ED1_1、ED1_2和ED1_3的第二电极CE1、CE2和CE3的部分。
[0201] 普通发光连接B1、B2和B3可以包括在第一普通连接布线CW1中包括的第一普通发光连接B1、在第二普通连接布线CW2中包括的第二普通发光连接B2以及在第三普通连接布线CW3中包括的第三普通发光连接B3。
[0202] 在实施例中,第三普通发光连接B3可以与第三普通发光部分EP3在第二方向DR2上间隔开。两个邻近的第一普通发光连接B1可以在第一方向DR1上彼此间隔开,而一个第三普通发光连接B3在该两个邻近的第一普通发光连接B1之间。两个邻近的第二普通发光连接B2可以在第一方向DR1上彼此间隔开,而另一第三普通发光连接B3在该两个邻近的第二普通发光连接B2之间。彼此邻近的第一普通发光连接B1和第二普通发光连接B2可以在第二方向DR2上彼此间隔开。
[0203] 普通发光连接B1、B2和B3可以设置在与普通发光部分EP1、EP2和EP3间隔开的位置中,并且第二电极CE1、CE2和CE3可以包括从第一至第三普通发光部分EP1、EP2和EP3突出的部分区,以提供其中设置第一至第三普通发光连接B1、B2和B3的位置。
[0204] 在实施例中,第一普通发光连接B1中的一部分可以被设置为与对应的第一普通像素驱动器PC1_1重叠,并且另一部分可以被设置为与邻近的第二普通像素驱动器PC1_2重叠。第二普通发光连接B2中的一部分可以被设置为与对应的第二普通像素驱动器PC1_2重叠,并且另一部分可以被设置为与邻近的第一普通像素驱动器PC1_1重叠。第三普通发光连接B3中的每一个可以与对应的第三普通像素驱动器PC1_3重叠。
[0205] 由于第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3通过普通连接布线CW1、CW2和CW3与第一至第三普通发光元件ED1_1、ED1_2和ED1_3电连接,所以第一至第三普通发光连接B1、B2和B3的位置可以不受第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3的位置的限制。相应地,在普通像素驱动器的设计中,可以减少取决于普通发光部分的位置或形状的限制,并且可以提高电路设计的自由度
[0206] 参考图6B,根据本公开的实施例的第一电极AE可以针对普通发光部分EP1、EP2和EP3公共地提供。例如,第一电极AE可以被提供为一体的形状,并且可以被设置为与普通发光部分EP1、EP2和EP3或者分隔件SPR重叠。第一电源电压VDD(参考图2A)可以被施加到第一电极AE,并且可以被提供给普通发光部分EP1、EP2和EP3中的全部。此外,第一电极AE可以针对要在以下描述的主发光部分和副发光部分公共地提供。
[0207] 第一电极AE可以在非显示区NDA(参考图3)中与提供第一电源电压VDD(参考图2A)的第一电力线VDL(参考图2A)连接,或者可以在显示区DA(参考图3)中与第一电力线VDL(参考图2A)连接,并且不限于任何一个实施例。
[0208] 根据本实施例,可以在第一电极AE中限定多个开口OP‑AE。开口OP‑AE可以通过第一电极AE被限定。开口OP‑AE可以设置在不与发光部分EP1、EP2和EP3重叠的位置中,并且可以被限定在与分隔件SPR重叠的位置中。开口OP‑AE可以促进从设置在第一电极AE之下的有机层(例如,要在以下描述的第六绝缘层60(参考图7))产生的气体的排出。相应地,可以改善由于从有机层排出的气体而导致的发光元件的劣化。
[0209] 根据本公开,与其中对应的像素驱动器的连接晶体管和阴极在平面图中彼此重叠的发光部分不同,包括具有不与像素驱动器的连接晶体管重叠的形状的阴极的发光部分可以进一步包括连接布线,并且因此,可以容易地连接到像素驱动器。根据本公开,由于发光部分进一步包括连接布线,因此发光部分可以通过仅改变阴极的形状而不改变发光部分的设计而稳定地连接到像素驱动器。相应地,可以减少发光部分的布置或形状对与像素驱动器的连接的影响。因此,可以提高像素驱动器的设计的自由度,并且可以防止发光部分的开口率的降低。
[0210] 参考图7,根据本公开的实施例的显示面板DP可以包括基底层BS、驱动元件层DDL、发光元件层LDL和感测层ISL。显示面板DP可以包括设置在基底层BS上的多个绝缘层10、20、30、40和50以及设置在绝缘层10、20、30、40和50之间的多个导电图案和半导体图案。在内部显示区DA1_1中,导电图案和半导体图案可以设置在绝缘层10、20、30、40和50之间,以配置第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3(参考图6A)以及第一至第三普通连接布线CW1、CW2和CW3(参考图6A)。为了便于描述,在图7中图示了第一普通发光元件ED1_1、第一普通像素驱动器PC1_1的一些部件以及将第一普通发光元件(在下文中,被称为普通发光元件)ED1_1和第一普通像素驱动器(在下文中,被称为普通像素驱动器)PC1_1电连接的第一普通连接布线(在下文中,被称为普通连接布线)CW1。
[0211] 基底层BS可以是提供普通像素驱动器PC1_1设置在其上的基底表面的构件。基底层BS可以是刚性基板或者是可以被弯折、折叠和/或卷曲的柔性基板。基底层BS可以是玻璃基板、金属基板和/或聚合物基板。然而,不限于此,基底层BS可以是无机层、有机层或复合层。
[0212] 基底层BS可以具有多层结构。例如,基底基板BS可以具有包括聚合物树脂层、粘合剂层和聚合物树脂层的三层结构。具体地,聚合物树脂层可以包括聚酰亚胺类树脂。在另一实施例中,聚合物树脂层可以包括丙烯酸酯类树脂、甲基丙烯酸酯类树脂、聚异戊二烯类树脂、乙烯基类树脂、环氧类树脂、甲酸乙酯类树脂、纤维素类树脂、氧烷类树脂、聚酰胺类树脂和苝类树脂中的至少一种。在本文中使用的“~~”类树脂可以指包括“~~”官能团的树脂。
[0213] 设置在基底层BS上的绝缘层或者导电层和半导体层可以通过诸如涂覆和沉积的方法被形成。此后,可以通过多次执行光刻工艺来选择性地对有机层、无机层、半导体层和导电层进行图案化,并且可以在绝缘层中形成孔,因此可以形成半导体图案、导电图案和信号线。
[0214] 驱动元件层DDL可以包括在基底层BS上彼此堆叠的第一至第五绝缘层10、20、30、40和50以及普通像素驱动器PC1_1。在图7中图示了普通像素驱动器PC1_1的一个晶体管TR和两个电容器C1和C2。一个晶体管TR可以对应于通过普通连接布线CW1连接到普通发光元件ED1_1的晶体管,例如,连接到与普通发光元件ED1_1的阴极相对应的节点(参考图2A的第四节点N4或者图2B的第二节点N2)的晶体管(在下文中,被称为连接晶体管)。具体地,一个晶体管TR可以对应于图2A的第六晶体管T6或者图2B的第一晶体管T1。尽管未图示,但是构成普通像素驱动器PC1_1的其他晶体管可以与图7中图示的连接晶体管TR具有相同的结构。
然而,不限于此,构成普通像素驱动器PC1_1的其他晶体管可以具有与连接晶体管TR的结构不同的结构,并且不限于任何一个实施例。
[0215] 第一绝缘层10可以设置在基底层BS上。第一绝缘层10可以是无机层和/或有机层,并且可以具有单层结构或多层结构。第一绝缘层10可以包括氧化、氧化、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。在本实施例中,第一绝缘层10被图示为单个氧化硅层。以下要描述的绝缘层可以是无机层和/或有机层,并且可以具有单层结构或多层结构。无机层可以包括前面提到的材料中的至少一种,但不限于此。
[0216] 第一绝缘层10可以覆盖下导电层BML。例如,显示面板DP可以进一步包括设置在连接晶体管TR之下从而与连接晶体管TR重叠的下导电层BML。下导电层BML可以阻挡由于基底层BS的极化现象而引起的电势对连接晶体管TR的影响。此外,下导电层BML可以阻挡从下导电层BML下方向连接晶体管TR入射的光。无机阻挡层和缓冲层中的至少一个可以另外设置在下导电层BML与基底层BS之间。
[0217] 下导电层BML可以包括反射金属。例如,下导电层BML可以包括钛(Ti)、钼(Mo)、包含钼的合金、铝(Al)、包含铝的合金、氮化铝(AlNx)、钨(W)、氮化钨和/或(Cu)。
[0218] 在实施例中,下导电层BML可以通过源电极图案W1与连接晶体管TR的源极连接。下导电层BML可以与连接晶体管TR的源极同步。然而,这是例示性的,并且下导电层BML可以连接到连接晶体管TR的栅极,并且可以与栅极同步。在另一实施例中,下导电层BML可以连接到另一电极,并且可以独立地接收恒定电压或脉冲信号。在另一情况下,下导电层BML可以以与另一导电图案隔离的形式被提供。根据本公开的实施例的下导电层BML可以以各种形式被提供,并且不限于任何一个实施例。
[0219] 连接晶体管TR可以设置在第一绝缘层10上。连接晶体管TR可以包括半导体图案SP和栅电极GE。半导体图案SP可以设置在第一绝缘层10上。半导体图案SP可以包括氧化物半导体。例如,氧化物半导体可以包括透明导电氧化物(TCO),诸如氧化铟(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)和/或氧化铟(In2O3)。然而,不限于此,半导体图案SP可以包括非晶硅、低温多晶硅或其他氧化物半导体。
[0220] 第二绝缘层20可以公共地与多个像素重叠,并且可以覆盖半导体图案SP。第二绝缘层20可以是无机层和/或有机层,并且可以具有单层结构或多层结构。第二绝缘层20可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。在本实施例中,第二绝缘层20可以是单个氧化硅层。
[0221] 半导体图案SP可以包括取决于导电程度而彼此区分开的源区SR、漏区DR和沟道区CR。沟道区CR可以是在平面图中与栅电极GE重叠的部分。源区SR和漏区DR可以是彼此间隔开的部分,而沟道区CR在源区SR和漏区DR之间。
[0222] 在半导体图案SP是氧化物半导体的情况下,源区SR和漏区DR可以是还原区。相应地,源区SR和漏区DR可以比沟道区CR具有高的还原金属含量。在另一实施例中,在半导体图案SP是多晶硅的情况下,源区SR和漏区DR可以是重掺杂区。
[0223] 源区SR和漏区DR可以比沟道区CR具有高的电导率。源区SR可以对应于连接晶体管TR的源电极,并且漏区DR可以对应于连接晶体管TR的漏电极。
[0224] 如图7中图示的,导电图案可以包括源电极图案W1和漏电极图案W2,并且源电极图案W1和漏电极图案W2可以分别连接到源区SR和漏区DR。源电极图案W1和半导体图案SP的源区SR可以用作连接晶体管TR的源极。漏电极图案W2和半导体图案SP的漏区DR可以用作连接晶体管TR的漏极。源电极图案W1和漏电极图案W2中的每一个可以与构成像素驱动器PC和PC‑1(参考图2A和图2B)的线中的一条线一体地形成,并且不限于任何一个实施例。
[0225] 栅电极GE设置在第二绝缘层20上。栅电极GE可以对应于连接晶体管TR的栅极。栅电极GE可以设置在半导体图案SP之上。然而,这是例示性的,并且栅电极GE可以设置在半导体图案SP之下,并且不限于任何一个实施例。
[0226] 栅电极GE可以包括钛(Ti)、(Ag)、钼(Mo)、铝(Al)、氮化铝(AlNx)、钨(W)、氮化钨(WNx)、铜(Cu)或其合金,但不具体限于此。
[0227] 在多个导电图案W1、W2、CNE1、CNE2和CNE3当中,第一电容器电极CNE1和第二电容器电极CNE2构成第一电容器C1。图7的第一电容器C1可以对应于以上参考图2A描述的第一电容器C1和以上参考图2B描述的电容器C1。
[0228] 第一电容器电极CNE1和第二电容器电极CNE2可以彼此间隔开,而第一绝缘层10和第二绝缘层20在第一电容器电极CNE1和第二电容器电极CNE2之间。
[0229] 在本公开的实施例中,第一电容器电极CNE1和下导电层BML可以一体地形成。此外,第二电容器电极CNE2和栅电极GE可以一体地形成。
[0230] 第三电容器电极CNE3可以设置在第三绝缘层30上。第三电容器电极CNE3可以与第二电容器电极CNE2间隔开而第三绝缘层30在第三电容器电极CNE3与第二电容器电极CNE2之间,并且第三电容器电极CNE3可以在平面图中与第二电容器电极CNE2重叠。第三电容器电极CNE3可以与第二电容器电极CNE2一起构成第二电容器C2。图7的第二电容器C2可以对应于以上参考图2A描述的第二电容器C2。
[0231] 第四绝缘层40可以设置在第三绝缘层30上,并且可以覆盖第三电容器电极CNE3。在导电图案W1、W2、CNE1、CNE2和CNE3当中,源电极图案W1和漏电极图案W2(或者,连接电极)可以设置在第四绝缘层40上。源电极图案W1可以通过第一接触孔CNT1连接到连接晶体管TR的源区SR。漏电极图案W2可以通过第二接触孔CNT2连接到连接晶体管TR的漏区DR。
[0232] 第五绝缘层50可以设置在源电极图案W1和漏电极图案W2上。普通连接布线CW1可以设置在第五绝缘层50上。
[0233] 普通连接布线CW1可以将连接晶体管TR和普通发光元件ED1_1连接。普通连接布线CW1可以是将普通像素驱动器PC1_1和普通发光元件ED1_1连接的连接节点。例如,普通连接布线CW1可以对应于图2A中图示的第四节点N4(参考图2A),或者可以对应于图2B中图示的第二节点N2(参考图2B)。这是例示性的,并且只要普通连接布线CW1能够与普通发光元件ED1_1连接,则取决于普通像素驱动器PC1_1的设计,普通连接布线CW1可以被限定为与构成普通像素驱动器PC1_1的元件当中的各种元件的连接节点,并且不限于任何一个实施例。
[0234] 普通连接布线CW1可以通过穿透第五绝缘层50的第三接触孔CNT3连接到漏电极图案W2,并且可以电连接到漏区DR。普通连接布线CW1在其处连接到连接晶体管TR的点由第一普通驱动连接A1表示。
[0235] 第六绝缘层60可以设置在驱动元件层DDL与发光元件层LDL之间。第六绝缘层60设置在第五绝缘层50上,并且覆盖普通连接布线CW1。第五绝缘层50和第六绝缘层60可以是有机层。例如,第五绝缘层50和第六绝缘层60中的每一个可以包括通用聚合物(诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS))、具有苯酚基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物及其共混物中的至少一种。
[0236] 普通连接布线CW1可以具有导电性,并且可以被形成为三层结构。普通连接布线CW1可以包括在第三方向DR3上彼此堆叠的第一层L1、第二层L2和第三层L3。
[0237] 第一层L1和第三层L3可以比第二层L2具有小的厚度。第一层L1和第三层L3可以包括相同的材料,并且第二层L2可以包括与第一层L1和第三层L3的材料不同的材料。第二层的蚀刻速率可以大于第一层L1和第三层L3的蚀刻速率。例如,相对于第一层L1和第三层L3中的每一个,第二层L2可以包括具有高蚀刻选择性的材料。例如,第一层L1和第三层L3可以包括钛(Ti),并且第二层L2可以包括铝(Al)。然而,第一至第三层L1、L2和L3的材料不限于任何一个实施例。
[0238] 第二层L2的侧表面可以被限定在第三层L3的侧表面的内侧。例如,第三层L3的侧表面可以从第二层L2的侧表面向外突出。第三层L3的从第二层L2突出的部分可以是尖端部分TP。普通连接布线CW1的其中限定尖端部分TP的一个端部可以通过第六绝缘层60的第一普通接触开口OP1‑C1从第六绝缘层60被暴露。
[0239] 在内部显示区DA1_1中,发光元件层LDL设置在第六绝缘层60上。发光元件层LDL可以包括像素限定层PDL、普通发光元件ED1_1和分隔件SPR。在根据本公开的实施例的显示面板DP中,可以省略第六绝缘层60,或者可以提供多个第六绝缘层60。然而,第六绝缘层60不限于任何一个实施例。
[0240] 像素限定层PDL可以具有吸收光的特点。例如,像素限定层PDL可以是黑色的。像素限定层PDL可以包括黑色着色剂。黑色着色剂可以包括黑色染料或黑色颜料。黑色着色剂可以包括炭黑、诸如铬的金属或其氧化物。像素限定层PDL可以对应于具有阻光特性的阻光图案。
[0241] 可以在像素限定层PDL中限定普通发光开口OP1‑E和第二普通接触开口OP1‑C2。普通发光开口OP1‑E可以暴露普通发光元件ED1_1的第一电极AE的至少一部分。普通发光元件ED1_1的发射区可以基本上与第一电极AE的通过普通发光开口OP1‑E被暴露的形状相对应。相应地,在平面图中,以上描述的普通发光部分EP1、EP2和EP3(参考图6A)的形状可以基本上与普通发光开口OP1‑E的形状相对应。
[0242] 第二普通接触开口OP1‑C2可以与第六绝缘层60的第一普通接触开口OP1‑C1相对应。普通连接布线CW1的在其处限定尖端部分TP的一个端部可以通过第二普通接触开口OP1‑C2从像素限定层PDL被暴露。
[0243] 普通发光元件ED1_1可以包括第一电极AE、中间层ML和第二电极CE1。第一电极AE可以是透明电极、半透明电极或反射电极。根据本公开的实施例,第一电极AE可以包括由银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)或其化合物形成的反射层以及形成在该反射层上的透明或半透明的电极层。透明或半透明的电极层可以包括选自由氧化铟锡(ITO)、氧化铟锌(IZO)、铟镓氧化锌(IGZO)、氧化锌(ZnO)、氧化铟(In2O3)和掺杂铝的氧化锌(AZO)组成的组中的至少一种。例如,第一电极AE可以包括ITO/Ag/ITO的堆叠结构。
[0244] 在本实施例中,第一电极AE可以是普通发光元件ED1_1的阳极。图7的第一电极AE可以对应于图6B的第一电极AE。例如,第一电极AE可以与第一电力线VDL(参考图2A)连接,并且可以接收第一电源电压VDD(参考图2A)。第一电极AE可以在显示区DA(参考图3)中与第一电力线VDL(参考图2A)连接,或者可以在非显示区NDA(参考图3)中与第一电力线VDL(参考图2A)连接。在后一种情况下,第一电力线VDL(参考图2A)可以设置在非显示区NDA(参考图3)中,并且第一电极AE可以具有延伸到非显示区NDA(参考图3)的形状。
[0245] 中间层ML可以设置在第一电极AE与第二电极CE1之间。在本实施例中,中间层ML可以包括发射层EML和功能层FNL。然而,这是例示性的,并且普通发光元件ED1_1可以包括具有各种结构的中间层ML,并且不限于任何一个实施例。例如,功能层FNL可以包括多个层,或者可以包括彼此间隔开的两个或更多个层,而发射层EML在该两个或更多个层之间。在另一实施例中,可以省略功能层FNL。
[0246] 发射层EML可以通过吸收与第一电极AE和第二电极CE1之间的电势差相对应的能量来发光。发射层EML被例示为包括有机发光材料。然而,不限于此,发射层EML可以包括无机发光材料,或者可以用有机发光材料和无机发光材料的混合层来实现。
[0247] 发射层EML可以被设置为与普通发光开口OP1‑E重叠。在本实施例中,发射层EML可以针对像素中的每一个单独地形成。在发射层EML针对普通发光部分EP1、EP2和EP3(参考图6A)中的每一个单独地形成的情况下,发射层EML可以发射蓝光、红光和绿光中的至少一种。
然而,不限于此,发射层EML可以具有针对邻近的普通发光部分EP1、EP2和EP3(参见图6A)公共地提供的一体的形状。发射层EML可以提供蓝光或白光。发射层EML可以与功能层FNL具有相同的形状,并且可以作为具有一体的形状的中间层ML被提供,而不受与功能层FNL的层边界的限制。
[0248] 功能层FNL可以设置在第一电极AE与第二电极CE1之间。具体地,功能层FNL可以设置在第一电极AE与发射层EML之间,或者可以设置在第二电极CE1与发射层EML之间。在另一实施例中,功能层FNL可以设置在第一电极AE与发射层EML之间以及在第二电极CE1与发射层EML之间。在本实施例中,发射层EML被图示为插入到功能层FNL中。然而,这是例示性的,并且功能层FNL可以包括设置在发射层EML与第一电极AE之间的层和/或设置在发射层EML与第二电极CE1之间的层,并且不限于任何一个实施例。
[0249] 功能层FNL可以控制电荷的移动。功能层FNL可以包括空穴注入/传输材料和/或电子注入/传输材料。功能层FNL可以包括电子阻挡层、空穴传输层、空穴注入层、空穴阻挡层、电子传输层、电子注入层和电荷产生层中的至少一个。
[0250] 第二电极CE1可以设置在中间层ML上。第二电极CE1可以是普通发光元件ED1_1的阴极。图7中的第二电极CE1可以对应于图6A中的第二电极CE1、CE2和CE3中的一个。如以上描述的,第二电极CE1通过一个节点(参考图2A的N4或图2B的N2)与像素驱动器(参考图2A的PC或图2B的PC‑1)连接。在本实施例中,第二电极CE1可以通过普通连接布线CW1与连接晶体管TR电连接。
[0251] 中间层ML和第二电极CE1中的每一个可以使用开放掩模针对像素PXij(参考图1)公共地形成。中间层ML和第二电极CE1可以通过分隔件SPR针对各个像素被划分。分隔件SPR可以针对普通发光部分EP1、EP2和EP3(参考图6A)中的每一个而具有闭合线形状,使得普通发光部分EP1、EP2和EP3(参考图6A)是独立的。相应地,第二电极CE1可以具有针对各个普通发光部分EP1、EP2和EP3(参见图6A)而被划分的形状。例如,第二电极CE1可以针对邻近的像素PXij(参考图1)中的每一个而电独立。
[0252] 分隔件SPR可以设置在像素限定层PDL上。第二电极CE1可以通过使用开放掩模针对像素公共地形成。第二电极CE1可以通过分隔件SPR针对各个像素被划分。分隔件SPR可以具有其中宽度从顶部向底部减小的形状。相应地,在形成第二电极CE1的工艺中,即使不存在单独的通过掩模的图案化工艺,第二电极CE1也可以不被形成在分隔件SPR的侧表面上或者可以被形成得薄,并且第二电极CE1可以针对每一个像素而容易地被断开。然而,这是例示性的,并且只要第二电极CE1能够被断开,则分隔件SPR的形状就可以被不同地改变,并且不限于任何一个实施例。
[0253] 划分图案UP1和UP2可以设置在分隔件SPR上。划分图案UP1和UP2可以包括第一划分图案UP1和第二划分图案UP2。
[0254] 第一划分图案UP1可以与中间层ML包括相同的材料。例如,在公共地形成中间层ML的情况下,第一划分图案UP1可以对应于通过分隔件SPR与中间层ML分隔开的剩余物质。根据实施例,在公共地形成中间层ML的情况下,中间层ML可以不在分隔件SPR上分隔开。单独的第一划分图案可以不设置在分隔件SPR上,并且中间层ML可以设置在分隔件SPR上。
[0255] 第二划分图案UP2可以与第二电极CE1包括相同的材料。例如,在公共地形成第二电极CE1的情况下,第二划分图案UP2可以对应于通过分隔件SPR与第二电极CE1分隔开的剩余物质。相应地,第一划分图案UP1和第二划分图案UP2以及分隔件SPR可以在平面图中具有基本上相同的形状。根据本公开的实施例,可以省略第一划分图案UP1和第二划分图案UP2。
[0256] 封装层ECL可以设置在像素限定层DPL上,并且可以覆盖分隔件SPR。封装层ECL可以包括彼此堆叠的第一无机层IL1、有机层OL和第二无机层IL2。然而,不限于此,封装层ECL可以进一步包括多个无机层和有机层。
[0257] 第一无机层IL1和第二无机层IL2可以保护发光元件层LDL免受水分和氧气的影响,并且有机层OL可以保护发光元件层LDL免受诸如灰尘颗粒的异物的影响。第一无机层IL1和第二无机层IL2可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和/或氧化铝层。有机层OL可以包括丙烯酸酯类有机层,但不限于此。
[0258] 感测层ISL可以感测外部输入。在本实施例中,感测层ISL可以通过连续工艺形成在封装层ECL上。感测层ISL可以直接设置在封装层ECL上。表达“直接设置”可以意味着在感测层ISL与封装层ECL之间不设置另一部件。例如,单独的粘合剂构件可以不设置在感测层ISL与封装层ECL之间。然而,这是例示性的,并且在根据本公开的实施例的显示面板DP中,感测层ISL可以被单独地形成并提供,或者可以通过粘合剂构件与封装层ECL联接,并且不限于任何一个实施例。
[0259] 感测层ISL可以包括多个导电层MTL1和MTL2以及多个绝缘层71、72和73。绝缘层71、72和73可以包括第一至第三感测绝缘层71、72和73。然而,这是例示性的,并且构成绝缘层71、72和73的绝缘层数量不限于任何一个实施例。
[0260] 第一感测绝缘层71可以是包括氮化硅、氮氧化硅和氧化硅中的至少一种的无机层。在另一实施例中,第一感测绝缘层71可以是包括环氧类树脂、丙烯酸类树脂和/或酰亚胺类树脂的有机层。第一感测绝缘层71可以具有单层结构,或者可以具有在第三方向DR3上堆叠的多层结构。
[0261] 导电层MTL1和MTL2可以包括第一导电层MTL1和第二导电层MTL2。第一导电层MTL1可以设置在第一感测绝缘层71与第二感测绝缘层72之间,并且第二导电层MTL2可以设置在第二感测绝缘层72与第三感测绝缘层73之间。第二导电层MTL2的一部分可以通过形成在第二感测绝缘层72中的接触孔CNT‑I而与第一导电层MTL1连接。导电层MTL1和MTL2中的每一个可以具有单层结构,或者可以具有在第三方向DR3上堆叠的多层结构。
[0262] 具有单层结构的导电层可以包括金属层或透明导电层。金属层可以包括钼、银、钛、铜、铝和/或其合金。透明导电层可以包括透明导电氧化物,诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和/或氧化铟锌锡(IZTO)。透明导电层可以包括诸如PEDOT的导电聚合物、金属纳米线石墨烯。
[0263] 具有多层结构的导电层可以包括金属层。金属层可以具有例如钛/铝/钛的三层结构。具有多层结构的导电层可以包括至少一个金属层和至少一个透明导电层。
[0264] 在感测层ISL中,第一导电层MTL1和第二导电层MTL2可以构造用于感测外部输入的感测器。感测器可以通过电容方法被驱动,并且可以通过互电容方法和自电容方法中的一个被驱动。然而,这是例示性的,并且除了电容方法之外,感测器可以通过电阻方法、声波方法或红外线方法被驱动,并且不限于任何一个实施例。
[0265] 第一导电层MTL1和第二导电层MTL2可以包括透明导电氧化物,或者可以具有由不透明导电材料形成的金属网格形状。只要由通过发光元件层LDL产生的光显示的图像的可视性不劣化,则第一导电层MTL1和第二导电层MTL2就可以具有各种材料及各种形状,并且不限于任何一个实施例。
[0266] 第三感测绝缘层73可以包括无机膜。无机膜可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。
[0267] 在另一实施例中,第三感测绝缘层73可以包括有机膜。有机膜可以包括丙烯酸酯类树脂、甲基丙烯酸酯类树脂、聚异戊二烯类树脂、乙烯基类树脂、环氧类树脂、氨基甲酸乙酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰亚胺类树脂、聚酰胺类树脂和苝类树脂中的至少一种。
[0268] 图8A和图8B是根据本公开的实施例的图4A中的区CC’的放大示意性平面图。图9A和图9B是根据本公开的实施例的显示面板的部分区的放大示意性截面图。
[0269] 图8A和图8B图示了一行且两列的扩展像素单元PXU2。为了便于描述,在图8A中仅图示了扩展像素单元PXU2的扩展像素驱动器PC2_1、PC2_2和PC2_3以及连接到扩展像素驱动器PC2_1、PC2_2和PC2_3的连接布线CW1m、CW2m、CW3m、CW1s、CW2s和CW3s,并且在图8B中省略了扩展像素驱动器PC2_1、PC2_2和PC2_3以及连接布线CW1m、CW2m、CW3m、CW1s、CW2s、CW3s的附图标记。
[0270] 参考图8A和图8B,根据本实施例的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3可以以与第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3(参考图6A)相同的布置被设置。
[0271] 第一至第三主发光元件M1、M2和M3可以与设置在一行(在下文中,被称为第k行(k是除零之外的自然数))中的第一至第三普通发光元件ED1_1、ED1_2和ED1_3(参考图6A)以相同的布置被设置。
[0272] 第一至第三副发光元件S1、S2和S3可以与设置在第k+1行中的第一至第三普通发光元件ED1_1、ED1_2和ED1_3(参考图6A)以相同的布置被设置。
[0273] 第一至第三主发光元件M1、M2和M3以及第一至第三副发光元件S1、S2和S3中的每一个可以包括第一电极AE(参考图6B)、第二电极CE1m、CE2m、CE3m、CE1s、CE2s或CE3s以及设置在第一电极AE(参考图6B)与第二电极CE1m、CE2m,CE3m、CE1s、CE2s或CE3s之间的中间层。第一至第三主发光元件M1、M2和M3的第二电极CE1m、CE2m和CE3m以及第一至第三副发光元件S1、S2和S3的第二电极CE1s、CE2s和CE3s可以通过分隔件SPR被分隔开。
[0274] 在本说明书中,主发光部分EP1m、EP2m和EP3m可以是其中由主发光元件M1、M2和M3提供的光被显示的区,并且可以对应于构成在显示面板DP(参考图1)上显示的图像的单元。第一至第三主发光部分EP1m、EP2m和EP3m可以与设置在第k行中的第一至第三普通发光部分EP1、EP2和EP3(参考图6A)以相同的布置被设置。
[0275] 在本说明书中,副发光部分EP1s、EP2s和EP3s可以是其中由副发光元件S1、S2和S3提供的光被显示的区,并且可以对应于构成在显示面板DP(参考图1)上显示的图像的单元。第一至第三副发光部分EP1s、EP2s和EP3s可以与设置在第k+1行中的第一至第三普通发光部分EP1、EP2和EP3(参考图6A)以相同的布置被设置。
[0276] 第一至第三主发光元件M1、M2和M3可以通过主连接布线CW1m、CW2m和CW3m分别连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。
[0277] 主连接布线CW1m、CW2m和CW3m可以包括将第一主发光元件M1和第一扩展像素驱动器PC2_1连接的第一主连接布线CW1m、将第二主发光元件M2和第二扩展像素驱动器PC2_2连接的第二主连接布线CW2m以及将第三主发光元件M3和第三扩展像素驱动器PC2_3连接的第三主连接布线CW3m。
[0278] 第一至第三主连接布线CW1m、CW2m和CW3m中的每一个可以包括连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3当中的对应的扩展像素驱动器的扩展驱动连接A11、A21或A31以及连接到第一至第三主发光元件M1、M2和M3当中的对应的主发光元件的主发光连接B1m、B2m或B3m。
[0279] 第一主连接布线CW1m可以包括第一扩展驱动连接A11和第一主发光连接B1m,第二主连接布线CW2m可以包括第二扩展驱动连接A21和第二主发光连接B2m,并且第三主连接布线CW3m可以包括第三扩展驱动连接A31和第三主发光连接B3m。
[0280] 第一至第三副发光元件S1、S2和S3可以通过副连接布线CW1s、CW2s和CW3s分别连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。副连接布线CW1s、CW2s和CW3s可以包括将第一副发光元件S1和第一扩展像素驱动器PC2_1连接的第一副连接布线CW1s、将第二副发光元件S2和第二扩展像素驱动器PC2_2连接的第二副连接布线CW2s以及将第三副发光元件S3和第三扩展像素驱动器PC2_3连接的第三副连接布线CW3s。
[0281] 第一至第三副连接布线CW1s、CW2s和CW3s中的每一个可以包括连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3当中的对应的扩展像素驱动器的扩展驱动连接A11、A21或A31以及连接到第一至第三副发光元件S1、S2和S3当中的对应的副发光元件的副发光连接B1s、B2s或B3s。
[0282] 第一副连接布线CW1s可以包括第一扩展驱动连接A11和第一副发光连接B1s,第二副连接布线CW2s可以包括第二扩展驱动连接A21和第二副发光连接B2s,并且第三副连接布线CW3s可以包括第三扩展驱动连接A31和第三副发光连接B3s。
[0283] 第一至第三扩展驱动连接A11、A21和A31可以设置在外部显示区DA1_2中,并且可以与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。类似于第一至第三普通驱动连接A1、A2和A3,第一至第三扩展驱动连接A11、A21和A31可以连接到图2A中图示的第六晶体管T6的漏极或者图2B中图示的第一晶体管T1的漏极。
[0284] 第一扩展驱动连接A11可以包括以下将描述的第一主连接布线CW1m的主驱动连接A1m(参考图9A)以及第一副连接布线CW1s的副驱动连接A1s(参考图9A)。在图8A中,主驱动连接A1m(参考图9A)和副驱动连接A1s(参考图9A)被图示为形成同一连接。然而,在实践中,这意味着主驱动连接A1m(参考图9A)和副驱动连接A1s(参考图9A)彼此间隔开但连接到第一扩展像素驱动器PC2_1中的同一晶体管。关于第一扩展驱动连接A11的描述也类似地应用于第二扩展驱动连接A21和第三扩展驱动连接A31。
[0285] 在本说明书中,第一至第三副连接布线CW1s、CW2s和CW3s中的一条可以被称为“第一连接布线”,第一至第三副连接布线CW1s、CW2s和CW3s的副驱动连接A1s(参考图9A)中的一个可以被称为“第一连接”,并且第一至第三副发光连接B1s、B2s和B3s中的一个可以被称为“第二连接”。第一至第三主连接布线CW1m、CW2m和CW3m中的一条可以被称为“第二连接布线”,第一至第三主连接布线CW1m、CW2m和CW3m的主驱动连接A1m(参考图9A)中的一个可以被称为“第三连接”,并且第一至第三主发光连接B1m、B2m和B3m中的一个可以被称为“第四连接”。
[0286] 第一副发光连接B1s可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第一副发光连接B1s可以与第一副发光部分EP1s在第一方向DR1上间隔开。
[0287] 第二副发光连接B2s可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第二副发光连接B2s可以与第二副发光部分EP2s在第一方向DR1上间隔开。
[0288] 第三副发光连接B3s可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第三副发光连接B3s可以与第三副发光部分EP3s在第二方向DR2上间隔开。
[0289] 在实施例中,第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第三副连接布线CW1s、CW2s和CW3s可以在平面图中彼此间隔开。例如,第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第三副连接布线CW1s、CW2s和CW3s的形状不限于图8A和图8B中图示的形状,并且可以不受限制地设计,只要不存在彼此接触的部分即可。
[0290] 图9A和图9B是包括第一主发光元件M1和第一副发光元件S1的部分区的放大示意性截面图。参考图9A,根据本公开的实施例的显示面板DP可以包括基底层BS、设置在基底层BS上的绝缘层10、20、30、40、50和60、像素限定层PDL及分隔件SPR以及设置在绝缘层10、20、30、40、50和60、像素限定层PDL及分隔件SPR之间的多个导电图案和半导体图案。
[0291] 在外部显示区DA1_2中,导电图案和半导体图案可以构成第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3(参考图8A)、第一至第三主连接布线CW1m、CW2m和CW3m(参考图8A)、第一至第三副连接布线CW1s、CW2s和CW3s(参考图8A)中的每一个的一部分以及第一至第三主发光元件M1、M2和M3(参考图8B)。
[0292] 在第二显示区DA2中,导电图案和半导体图案可以构成DEMUX电路MX(参考图5A)、信号选择线SLL1至SLL3(参考图5A)、屏蔽电极SDE、第一至第三副连接布线CW1s、CW2s和CW3s(参考图8A)中的每一个的剩余部分以及第一至第三副发光元件S1、S2和S3(参考图8B)。
[0293] 为了便于描述,在图9A和图9B中图示了第一主发光元件M1、第一扩展像素驱动器PC2_1的一些部件、将第一主发光元件(在下文中,被称为主发光元件)M1和第一扩展像素驱动器PC2_1电连接的第一主连接布线(在下文中,被称为主连接布线)CW1m、第一副发光元件S1以及将第一副发光元件(在下文中,被称为副发光元件)S1和第一扩展像素驱动器(在下文中,被称为扩展像素驱动器)PC2_1电连接的第一副连接布线(在下文中,被称为副连接布线)CW1s。
[0294] 图7的以上描述可以类似地应用于基底层BS、绝缘层10、20、30、40、50和60、像素限定层PDL以及分隔件SPR。图9A图示了扩展像素驱动器PC2_1的连接晶体管TR以及连接到连接晶体管TR的源电极图案W1、漏电极图案W2以及电容器C1和C2。图7中的普通像素驱动器PC1_1的连接晶体管TR、源电极图案W1、漏电极图案W2以及电容器C1和C2的描述可以被类似地应用。
[0295] 主连接布线CW1m可以将扩展像素驱动器PC2_1和主发光元件M1连接。在本实施例中,主连接布线CW1m可以设置在第五绝缘层50与第六绝缘层60之间。主连接布线CW1m可以通过穿透第五绝缘层50的主接触孔CNTm连接到漏电极图案W2,并且可以电连接到漏区DR。主连接布线CW1m在其处连接到连接晶体管TR的点由主驱动连接A1m表示。
[0296] 主连接布线CW1m的其中限定尖端部分TP的一个端部可以通过第六绝缘层60的第一主接触开口OP2‑C1和像素限定层PDL的第二主接触开口OP2‑C2被暴露。主连接布线CW1m的堆叠结构可以与普通连接布线CW1(参考图7)的堆叠结构相同。例如,主连接布线CW1m可以被提供为三层结构,该三层结构包括第一至第三层L1、L2和L3(参考图7),并且其中尖端部分TP被限定在第三层L3(参考图7)中。
[0297] 主发光元件M1可以包括第一电极AE、中间层MLm和第二电极CE1m,并且主发光元件M1的中间层MLm可以包括发射层EMLm和功能层FNLm。图6A、图6B和图7中的普通发光元件ED1_1的第一电极AE、中间层ML和第二电极CE1的描述可以类似地应用于主发光元件M1的第一电极AE、中间层MLm和第二电极CE1m。主发光开口OP2‑E可以进一步限定在像素限定层PDL中,并且主发光元件M1的发射层EMLm可以被设置为与主发光开口OP2‑E重叠。在图9A和图9B中,设置在发射层EMLm与第二电极CE1m之间的电子传输层被图示为功能层FNLm的示例。然而,不限于此,功能层FNLm可以包括以上参考图7描述的各种示例。
[0298] 主发光元件M1的第二电极CE1m的一部分可以与主连接布线CW1m的尖端部分TP分隔开,并且可以连接到在第一主接触开口OP2‑C1中被暴露的主连接布线CW1m。第二电极CE1m在其处连接到主连接布线CW1m的点由参考图8A描述的第一主发光连接B1m表示。
[0299] 在本实施例中,副连接布线CW1s可以与主连接布线CW1m设置在同一层上。副连接布线CW1s可以设置在第五绝缘层50与第六绝缘层60之间。副连接布线CW1s可以通过穿透第五绝缘层50的副接触孔CNTs连接到漏电极图案W2,并且可以电连接到漏区DR。副连接布线CW1s在其处连接到连接晶体管TR的点由副驱动连接A1s表示。
[0300] 副连接布线CW1s的其中限定尖端部分TP的一个端部可以通过第六绝缘层60的第一副接触开口OP3‑C1和像素限定层PDL的第二副接触开口OP3‑C2被暴露。副连接布线CW1s的堆叠结构可以与普通连接布线CW1(参考图7)的堆叠结构相同。例如,副连接布线CW1s可以被提供为其中限定有尖端部分TP的三层结构。
[0301] 副发光元件S1可以包括第一电极AE、中间层MLs和第二电极CE1s,并且副发光元件S1的中间层MLs可以包括发射层EMLs和功能层FNLs。图6A、图6B和图7中的普通发光元件ED1_1的第一电极AE、中间层ML和第二电极CE1的描述可以类似地应用于副发光元件S1的第一电极AEs、中间层MLs和第二电极CE1s。副发光开口OP3‑E可以进一步限定在像素限定层PDL中,并且副发光元件S1的发射层EMLs可以被设置为与副发光开口OP3‑E重叠。在图9A和图9B中,设置在发射层EMLs与第二电极CE1s之间的电子传输层被图示为功能层FNLs的示例。然而,不限于此,功能层FNLs可以包括以上参考图7描述的各种示例。
[0302] 副发光元件S1的第二电极CE1s的一部分可以与副连接布线CW1s的尖端部分TP分隔开,并且可以连接到被暴露的副连接布线CW1s。第二电极CE1s在其处连接到副连接布线CW1s的点由参考图8A描述的第一副发光连接B1s表示。
[0303] 在图9A中图示了DEMUX电路MX(参考图5A)的两个开关晶体管TS1和TS2。开关晶体管TS1和TS2中的每一个可以包括DEMUX半导体图案SPs和DEMUX栅电极GEs。DEMUX半导体图案SPs可以设置在第一绝缘层10与第二绝缘层20之间,并且DEMUX栅电极GEs可以设置在第二绝缘层20与第三绝缘层30之间。例如,DEMUX半导体图案SPs可以与连接晶体管TR的半导体图案SP设置在同一层上,并且DEMUX栅电极GEs可以与连接晶体管TR的栅电极GE设置在同一层上。DEMUX半导体图案SPs可以包括源区Ss、漏区Ds和沟道区Cs,并且DEMUX栅电极GEs可以与沟道区Cs重叠。
[0304] 在图9A中图示了信号选择线SLL1、SLL2和SLL3(参考图5A)当中的一条信号选择线SLL1。信号选择线SLL1可以与DEMUX栅电极GEs设置在同一层上,并且可以与DEMUX栅电极GEs一体地形成。例如,信号选择线SLL1可以设置在第二绝缘层20与第三绝缘层30之间,并且可以与连接晶体管TR的栅电极GE设置在同一层上。
[0305] 在本实施例中,屏蔽电极SDE可以设置在第二显示区DA2中。屏蔽电极SDE可以设置在信号选择线SLL1与副发光元件S1之间以及在开关晶体管TS1和TS2与副连接布线CW1s之间。屏蔽电极SDE可以处于接地状态或浮置状态。
[0306] 在本实施例中,屏蔽电极SDE可以设置在第四绝缘层40与第五绝缘层50之间。例如,屏蔽电极SDE可以与源电极图案W1和漏电极图案W2设置在同一层上。然而,不限于此,屏蔽电极SDE可以与第三电容器电极CNE3设置在同一层上。
[0307] 由于信号选择线SLL1重复地接收激活信号,所以流过信号选择线SLL1的电流可能重复地变化,从而导致了对副连接布线CW1s和副发光元件S1的电气干扰。然而,根据本实施例,屏蔽电极SDE可以设置在信号选择线SLL1与副发光元件S1之间以及在开关晶体管TS1和TS2与副连接布线CW1s之间,并且因此,可以使对副连接布线CW1s和副发光元件S1的电气干扰最小化。相应地,可以减少副发光元件S1中的噪声,使得可以提供具有副发光元件S1的改善的电气可靠性的显示面板DP。
[0308] 参考图9B,根据本公开的实施例的信号选择线SLL1a可以设置在基底层BS与第一绝缘层10之间。例如,信号选择线SLL1a可以与下导电层BML设置在同一层上。信号选择线SLL1a可以通过单独的接触孔(未示出)与DEMUX栅电极GEs电连接。
[0309] 在本实施例中,设置在绝缘层10至60之下的信号选择线SLL1a可以被设置为远离副连接布线CW1s和副发光元件S1。相应地,可以减少信号选择线SLL1a对副连接布线CW1s和副发光元件S1的电气干扰的影响,并且可以减少副发光元件S1中的噪声。因此,可以提供具有副发光元件S1的改善的电气可靠性的显示面板DP‑1。
[0310] 屏蔽电极SDE可以设置在信号选择线SLL1a与副发光元件S1之间以及在开关晶体管TS1和TS2与副连接布线CW1s之间。如图9B中图示的,屏蔽电极SDE可以与源电极图案W1和漏电极图案W2设置在同一层上,或者可以与第三电容器电极CNE3设置在同一层上。
[0311] 开关晶体管TS1和TS2、信号选择线SLL1和SLL1a以及屏蔽电极SDE的位置不限于图9A和图9B中图示的位置。只要能够阻挡由信号选择线SLL1和SLL1a的激活信号引起的电气干扰,则开关晶体管TS1和TS2、信号选择线SLL1和SLL1a以及屏蔽电极SDE的位置不限于任何一个实施例。
[0312] 图10A和图10B是根据本公开的实施例的显示面板的部分区的放大示意性截面图。与参考图8A至图9B描述的部件相同/类似的部件将被赋予相同/类似的附图标记,并且重复的描述将被省略。
[0313] 参考图10A,根据本实施例的显示面板DP‑2可以进一步包括设置在第五绝缘层50与第六绝缘层60之间的附加绝缘层80a。第三主接触开口OP2‑C3可以被限定在附加绝缘层80a中。
[0314] 主连接布线CW1m可以设置在第五绝缘层50上,并且可以被附加绝缘层80a部分地覆盖。主连接布线CW1m的其中限定尖端部分TP的一个端部可以通过附加绝缘层80a的第三主接触开口OP2‑C3被暴露,并且主发光元件M1的第二电极CE1m可以在第三主接触开口OP2‑C3中与主连接布线CW1m连接。
[0315] 副连接布线CW1sa可以设置在附加绝缘层80a上,并且可以被第六绝缘层60部分地覆盖。副连接布线CW1sa可以设置在与主连接布线CW1m的层不同的层上。副连接布线CW1sa可以通过穿透第五绝缘层50和附加绝缘层80a的副接触孔CNTs与漏电极图案W2连接。
[0316] 副连接布线CW1sa的其中限定尖端部分TP的一个端部可以通过第六绝缘层60的第一副接触开口OP3‑C1被暴露,并且副发光元件S1的第二电极CE1s可以在第一副接触开口OP3‑C1中与副连接布线CW1sa连接。
[0317] 根据本实施例,主连接布线CW1m和副连接布线CW1sa可以设置在不同的层中,并且因此,主连接布线CW1m和副连接布线CW1sa可以通过附加绝缘层80a被电绝缘。相应地,主连接布线CW1m和副连接布线CW1sa可以被布置为在平面图中彼此部分重叠,并且可以减少对连接布线的形状设计的限制。
[0318] 参考图10B,根据本实施例的显示面板DP‑3可以进一步包括设置在第五绝缘层50与第六绝缘层60之间的附加绝缘层80b。第三主接触开口OP2‑C3和第三副接触开口OP3‑C3可以被限定在附加绝缘层80b中。与参考图10A描述的部件相同/类似的部件将被赋予相同/类似的附图标记,并且重复的描述将被省略。
[0319] 根据本实施例的显示面板DP‑3可以进一步包括与副连接布线CW1sb连接的附加连接布线CWa。在本实施例中,副连接布线CW1sb可以设置在附加绝缘层80b上,并且副连接布线CW1sb的全部可以被第六绝缘层60覆盖。尖端部分TP可以不被限定在副连接布线CW1sb的一个端部处。
[0320] 在本实施例中,副连接布线CW1sb可以包括金属材料或透明导电氧化物。例如,透明导电氧化物可以包括选自由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(In2O3)和掺杂铝的氧化锌(AZO)组成的组中的至少一种。
[0321] 副连接布线CW1sb可以包括与主连接布线CW1m的材料不同的材料,或者可以具有与主连接布线CW1m的堆叠结构不同的堆叠结构。然而,不限于此,副连接布线CW1sb可以与主连接布线CW1m包括相同的材料,并且可以与主连接布线CW1m具有相同的堆叠结构。
[0322] 附加连接布线CWa可以设置在第二显示区DA2中。附加连接布线CWa可以设置在第五绝缘层50上,并且可以被附加绝缘层80b部分地覆盖。例如,附加连接布线CWa可以与主连接布线CW1m设置在同一层上。附加连接布线CWa和副连接布线CW1sb可以通过穿透附加绝缘层80b的附加接触孔CNTa连接。
[0323] 附加连接布线CWa可以与主连接布线CW1m具有相同的堆叠结构。例如,附加连接布线CWa可以被提供为其中尖端部分TP被限定在一个端部的三层结构。附加连接布线CWa的其中限定尖端部分TP的一个端部可以通过附加绝缘层80b的第三副接触开口OP3‑C3被暴露,并且副发光元件S1的第二电极CE1s可以在第三副接触开口OP3‑C3中与附加连接布线CWa连接。例如,副发光元件S1的第二电极CE1s可以与主发光元件M1的第二电极CE1m在同一层上连接到对应的连接布线。
[0324] 图11A是根据本公开的实施例的显示面板的部分区的放大示意性平面图。图11B和图11C是根据本公开的实施例的图11A中的区DD’的放大示意性平面图。在图11A中图示了两行且两列的普通像素单元PXU1(参考图4A)以及一行且两列的扩展像素单元PXU2(参考图4A)。与参考图4A至图10B描述的部件相同/类似的部件将被赋予相同/类似的附图标记,并且重复的描述将被省略。
[0325] 参考图11A,第一扩展像素PX2_1可以包括第一扩展像素驱动器PC2_1和三个第一扩展发光元件M1、S1和S4。三个第一扩展发光元件M1、S1和S4可以包括第一主发光元件M1以及包括第一副发光元件S1(或者,第一复制发光元件)和第四副发光元件S4(或者,第四复制发光元件)的两个副发光元件(或者,复制发光元件)。第一主发光元件M1可以设置在外部显示区DA1_2中,并且第一副发光元件S1和第四副发光元件S4可以设置在第二显示区DA2中。
[0326] 第一扩展像素驱动器PC2_1可以公共地连接到三个第一扩展发光元件M1、S1和S4。例如,第一扩展像素驱动器PC2_1可以同时地控制三个第一扩展发光元件M1、S1和S4的驱动。
[0327] 第二扩展像素PX2_2可以包括第二扩展像素驱动器PC2_2和三个第二扩展发光元件M2、S2和S5。三个第二扩展发光元件M2、S2和S5可以包括第二主发光元件M2以及包括第二副发光元件S2(或者,第二复制发光元件)和第五副发光元件S5(或者,第五复制发光元件)的两个副发光元件。第二主发光元件M2可以设置在外部显示区DA1_2中,并且第二副发光元件S2和第五副发光元件S5可以设置在第二显示区DA2中。
[0328] 第二扩展像素驱动器PC2_2可以公共地连接到三个第二扩展发光元件M2、S2和S5。例如,第二扩展像素驱动器PC2_2可以同时地控制三个第二扩展发光元件M2、S2和S5的驱动。
[0329] 第三扩展像素PX2_3可以包括第三扩展像素驱动器PC2_3和三个第三扩展发光元件M3、S3和S6。三个第三扩展发光元件M3、S3和S6可以包括第三主发光元件M3以及包括第三副发光元件S3(或者,第三复制发光元件)和第六副发光元件S6(或者,第六复制发光元件)的两个副发光元件。第三主发光元件M3可以设置在外部显示区DA1_2中,并且第三副发光元件S3和第六副发光元件S6可以设置在第二显示区DA2中。
[0330] 第三扩展像素驱动器PC2_3可以公共地连接到三个第三扩展发光元件M3、S3和S6。例如,第三扩展像素驱动器PC2_3可以同时地控制三个第三扩展发光元件M3、S3和S6的驱动。
[0331] 在本说明书中,第四至第六副发光元件S4、S5和S6当中的一个副发光元件可以被称为“第四发光元件”。
[0332] 在本实施例中,第一至第六副发光元件S1至S6可以在平面图中与选择电路SC重叠。例如,在平面图中,第一至第六副发光元件S1至S6可以与以上参考图5A和图5B描述的DEMUX电路MX和MX1’至MX3’以及信号选择线SLL1至SLL3、SLL1’和SLL2’中的至少一个重叠。
[0333] 在本实施例中,多个副发光元件可以连接到一个扩展像素驱动器。因此,可以扩展在下部中设置有选择电路SC的显示区,并且可以进一步减小死区。在扩展发光元件中的每一个中包括的副发光元件的数量不限于此,并且可以提供两个或更多个副发光元件。
[0334] 图11B和图11C图示了一行且两列的扩展像素单元PXU2。在图11B中仅图示了扩展像素单元PXU2的扩展像素驱动器PC2_1、PC2_2和PC2_3以及连接到扩展像素驱动器PC2_1、PC2_2和PC2_3的连接布线CW1m、CW2m、CW3m、CW1s、CW2s、CW3s、CW4s、CW5s和CW6s,并且在图11C中省略了扩展像素驱动器PC2_1、PC2_2和PC2_3以及连接布线CW1m、CW2m、CW3m、CW1s、CW2s、CW3s、CW4s、CW5s和CW6s的附图标记。
[0335] 参考图11B和图11C,根据本实施例的第四至第六副发光元件S4、S5和S6可以与第一至第三主发光元件M1、M2和M3以相同的布置被设置。
[0336] 第四至第六副发光元件S4、S5和S6中的每一个可以包括第一电极AE(参考图6B)、第二电极CE4s、CE5s或CE6s以及设置在第一电极AE(参考图6B)与第二电极CE4s、CE5s或CE6s之间的中间层。第四至第六副发光元件S4、S5和S6中的每一个的中间层可以包括发射层和功能层。图6A、图6B和图7中的普通发光元件ED1的第一电极AE、中间层ML和第二电极CE1的描述可以类似地应用于第四至第六副发光元件S4、S5和S6中的每一个的第一电极AE(参考图6B)、中间层以及第二电极CE4s、CE5s或CE6s。第四至第六副发光元件S4、S5和S6的第二电极CE4s、CE5s和CE6s可以通过分隔件SPR被分隔开。
[0337] 在本说明书中,第四至第六副发光部分EP4s、EP5s和EP6s可以是其中由第四至第六副发光元件S4、S5和S6提供的光被显示的区,并且可以对应于构成在显示面板DP(参考图1)上显示的图像的单元。第四至第六副发光部分EP4s、EP5s和EP6s可以与第一至第三主发光部分EP1m、EP2m和EP3m以相同的布置被设置。第四至第六副发光部分EP4s、EP5s和EP6s可以与第一至第三主发光部分EP1m、EP2m和EP3m显示具有基本上相同颜色的光。
[0338] 第四至第六副发光元件S4、S5和S6可以通过第四至第六副连接布线CW4s、CW5s和CW6s连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。第四副连接布线CW4s可以将第一扩展像素驱动器PC2_1和第四副发光元件S4连接,第五副连接布线CW5s可以将第二扩展像素驱动器PC2_2和第五副发光元件S5连接,并且第六副连接布线CW6s可以将第三扩展像素驱动器PC2_3和第六副发光元件S6连接。
[0339] 在本说明书中,第四至第六副连接布线CW4s、CW5s和CW6s当中的一条副连接布线可以被称为“第三连接布线”。
[0340] 在本实施例中,第四副连接布线CW4s可以包括在第一扩展驱动连接A12中包括的第四副驱动连接和第四副发光连接B4s,第五副连接布线CW5s可以包括在第二扩展驱动连接A22中包括的第五副驱动连接和第五副发光连接B5s,并且第六副连接布线CW6s可以包括在第三扩展驱动连接A32中包括的第六副驱动连接和第六副发光连接B6s。例如,第一至第三扩展驱动连接A12、A22和A32可以分别进一步包括第四至第六副驱动连接。在下文中,第四至第六副驱动连接将被赋予与第一至第三扩展驱动连接A12、A22和A32的附图标记相同的附图标记。
[0341] 第四至第六副驱动连接A12、A22和A32可以设置在外部显示区DA1_2中,并且可以与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第四至第六副驱动连接A12、A22和A32可以连接到图2A中图示的第六晶体管T6的漏极或者图2B中图示的第一晶体管T1的漏极。
[0342] 第四副发光连接B4s可以与第四副发光元件S4重叠,并且可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第四副发光连接B4s可以与第四副发光部分EP4s在第一方向DR1上间隔开。
[0343] 第五副发光连接B5s可以与第五副发光元件S5重叠,并且可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第五副发光连接B5s可以与第五副发光部分EP5s在第一方向DR1上间隔开。
[0344] 第六副发光连接B6s可以与第六副发光元件S6重叠,并且可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第六副发光连接B6s可以与第六副发光部分EP6s在第二方向DR2上间隔开。
[0345] 在实施例中,第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s可以全部设置在同一层上。
[0346] 例如,第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s可以全部设置在第五绝缘层50与第六绝缘层60(参考图9A)之间。第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s可以在平面图中彼此间隔开。
[0347] 在本公开的实施例中,第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s中的一些可以设置在不同的层中。
[0348] 例如,显示面板DP‑2和DP‑3(参考图10A和图10B)可以分别进一步包括附加绝缘层80a和80b。第一至第三主连接布线CW1m、CW2m和CW3m以及第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s中的一些连接布线可以设置在第五绝缘层50与附加绝缘层
80a或80b之间,并且其他的连接布线可以设置在附加绝缘层80a或80b与第六绝缘层60之间。
[0349] 例如,第一至第三主连接布线CW1m、CW2m和CW3m可以设置在同一层上,并且第一至第六副连接布线CW1s、CW2s、CW3s、CW4s、CW5s和CW6s可以设置在同一层上,但可以设置在与第一至第三主连接布线CW1m、CW2m和CW3m的层不同的层上。在另一实施例中,第一至第三副连接布线CW1s、CW2s和CW3s以及第四至第六副连接布线CW4s、CW5s和CW6s可以设置在不同的层上。
[0350] 设置在同一层上的连接布线可以在平面图中彼此间隔开,而设置在不同的层上的连接布线可以通过附加绝缘层80a或80b电绝缘。相应地,连接布线可以被设计为在平面图中彼此部分地重叠,并且因此,可以减少对连接布线的形状设计的限制。
[0351] 图12是根据本公开的实施例的显示面板的部分区的放大示意性平面图。与参考图4A至图10B描述的部件相同/类似的部件将被赋予相同/类似的附图标记,并且重复的描述将被省略。
[0352] 参考图12,根据本实施例的像素PX(参考图3)可以进一步包括附加像素PX3(或者,第三像素)。附加像素PX3可以设置在普通像素PX1与扩展像素PX2之间。
[0353] 在本实施例中,附加像素PX3可以设置在外部显示区DA1_2中。附加像素PX3可以被设置为形成附加像素单元,并且附加像素单元可以由一个第一附加像素PX3_1、一个第二附加像素PX_3_2和一个第三附加像素PX_3构成。然而,附加像素单元的配置不限于任何一个实施例,并且在附加像素单元中,第一至第三附加像素PX3_1、PX3_2和PX3_3中的一部分可以被提供为多个。
[0354] 第一附加像素PX3_1可以包括第一附加像素驱动器PC3_1和两个第一附加发光元件M1a和S1a。两个第一附加发光元件M1a和S1a可以包括第一附加主发光元件M1a和第一附加副发光元件S1a(或者,第一附加复制发光元件)。在本实施例中,第一附加主发光元件M1a和第一附加副发光元件S1a可以设置在外部显示区DA1_2中。第一附加像素驱动器PC3_1可以公共地连接到两个第一附加发光元件M1a和S1a。
[0355] 第二附加像素PX3_2可以包括第二附加像素驱动器PC3_2和两个第二附加发光元件M2a和S2a。两个第二附加发光元件M2a和S2a可以包括第二附加主发光元件M2a和第二附加副发光元件S2a(或者,第二附加复制发光元件)。在本实施例中,第二附加主发光元件M2a和第二附加副发光元件S2a可以设置在外部显示区DA1_2中。第二附加像素驱动器PC3_2可以公共地连接到两个第二附加发光元件M2a和S2a。
[0356] 第三附加像素PX3_3可以包括第三附加像素驱动器PC3_3和两个第三附加发光元件M3a和S3a。两个第三附加发光元件M3a和S3a可以包括第三附加主发光元件M3a和第三附加副发光元件S3a(或者,第三附加复制发光元件)。在本实施例中,第三附加主发光元件M3a和第三附加副发光元件S3a可以设置在外部显示区DA1_2中。第三附加像素驱动器PC3_3可以公共地连接到两个第三附加发光元件M3a和S3a。
[0357] 在本说明书中,第一至第三附加像素驱动器PC3_1、PC3_2和PC3_3中的一个可以被称为“第三像素驱动器”,第一至第三附加主发光元件M1a、M2a和M3a中的一个可以被称为“第五发光元件”,并且第一至第三附加副发光元件S1a、S2a和S3a中的一个可以被称为“第六发光元件”。
[0358] 在本实施例中,扩展像素PX2的第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3可以与附加像素PX3的第一至第三附加像素驱动器PC3_1、PC3_2和PC3_3在第二方向DR2上间隔开。第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3可以被设置为与第一至第三附加副发光元件S1a、S2a和S3a重叠。
[0359] 在本实施例中,扩展像素PX2的第一至第三主发光元件M1、M2和M3可以不与第一至第三附加像素驱动器PC3_1、PC3_2和PC3_3重叠,并且可以设置在第二显示区DA2中。第一至第三主发光元件M1、M2和M3可以与选择电路SC重叠。例如,在本实施例中,第一至第三主发光元件M1、M2和M3以及第一至第三副发光元件S1、S2和S3可以全部设置在第二显示区DA2中,并且可以与在选择电路SC中包括的DEMUX电路MX和MX1’至MX3’(参考图5A和图5B)以及信号选择线SLL1至SLL3、SLL1’和SLL2’(参考图5A和图5B)中的至少一部分重叠。
[0360] 图13A是根据本公开的实施例的显示面板的部分区的放大示意性平面图。图13B和图13C是根据本公开的实施例的图13A中的区EE’的放大示意性平面图。在图13B中仅图示了普通像素PX1的普通像素驱动器PC1_1、PC1_2和PC1_3及连接到普通像素驱动器PC1_1、PC1_2和PC1_3的普通连接布线CW1、CW2和CW3以及扩展像素PX2’的扩展像素驱动器PC2_1、PC2_2和PC2_3及连接到扩展像素驱动器PC2_1、PC2_2和PC2_3的扩展连接布线CW1’、CW2’和CW3’,并且在图13C中省略了普通像素驱动器PC1_1、PC1_2和PC1_3、扩展像素驱动器PC2_1、PC2_2和PC2_3以及连接布线CW1、CW2、CW3、CW1’、CW2’和CW3’的附图标记。
[0361] 参考图13A至图13C,根据本实施例的像素PX(参考图3)可以包括普通像素PX1和扩展像素PX2’。图6A中的普通像素PX1的描述可以相同地应用于图13A的普通像素PX1。
[0362] 在本实施例中,扩展像素PX2’可以包括第一至第三扩展像素PX2_1’、PX2_2’和PX2_3’。第一扩展像素PX2_1’可以包括第一扩展像素驱动器PC2_1和一个第一扩展发光元件M1’。第二扩展像素PX2_2’可以包括第二扩展像素驱动器PC2_2和一个第二扩展发光元件M2’。第三扩展像素PX2_3’可以包括第三扩展像素驱动器PC2_3和一个第三扩展发光元件M3’。例如,在本实施例中,第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3中的每一个可以控制一个发光元件的驱动。
[0363] 第一至第三扩展发光元件M1’、M2’和M3’中的每一个可以包括第一电极AE(参考图6B)、第二电极CE1’、CE2’或CE3’以及设置在第一电极AE(参考图6B)与第二电极CE1’、CE2’或CE3’之间的中间层。第一至第三扩展发光元件M1’、M2’和M3’中的每一个的中间层可以包括发射层和功能层。图6A、图6B和图7中的普通发光元件ED1的第一电极AE、中间层ML和第二电极CE1的描述可以类似地应用于第一至第三扩展发光元件M1’、M2’和M3’中的每一个的第一电极AE(参考图6B)、中间层和第二电极CE1’、CE2’或CE3’。
[0364] 在本说明书中,第一至第三扩展发光部分EP1’、EP2’和EP3’可以是其中由第一至第三扩展发光元件M1’、M2’和M3’提供的光被显示的区,并且可以对应于构成在显示面板DP(参考图1)上显示的图像的单元。
[0365] 在本实施例中,第一扩展发光部分EP1’的面积可以大于第一普通发光部分EP1面积。第一扩展发光部分EP1’可以与对应的第一扩展像素驱动器PC2_1和邻近的第二扩展像素驱动器PC2_2重叠。
[0366] 第二扩展发光部分EP2’的面积可以大于第二普通发光部分EP2的面积。第二扩展发光部分EP2’可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠,并且可以设置在第二显示区DA2中。
[0367] 第三扩展发光部分EP3’的面积可以大于第三普通发光部分EP3面积。第三扩展发光部分EP3’可以包括第一扩展子发光部分EP3a’和第二扩展子发光部分EP3b’。第一扩展子发光部分EP3a’可以被设置为与对应的第三扩展像素驱动器PC2_3重叠,并且第二扩展子发光部分EP3b’可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠,并且可以被设置在第二显示区DA2中。然而,不限于此,第三扩展发光部分EP3’可以被提供为一个图案。第三扩展发光部分EP3’的一部分可以设置在外部显示区DA1_2中并且可以与第三扩展像素驱动器PC2_3重叠,并且第三扩展发光部分EP3’的另一部分可以设置在第二显示区DA2中。
[0368] 然而,第一至第三扩展发光部分EP1’、EP2’和EP3’的布置不限于此,并且第一至第三扩展发光部分EP1’、EP2’和EP3’与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3之间的重叠关系可以取决于第一至第三扩展发光部分EP1’、EP2’和EP3’的增加后面积与第一至第三普通发光部分EP1、EP2和EP3的面积的比率而变化。
[0369] 如图13B和图13C中图示的,第一至第三扩展发光元件M1’、M2’和M3’可以通过扩展连接布线CW1’、CW2’和CW3’分别连接到第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3。扩展连接布线CW1’、CW2’和CW3’可以包括将第一扩展发光元件M1’和第一扩展像素驱动器PC2_1连接的第一扩展连接布线CW1’、将第二扩展发光元件M2’和第二扩展像素驱动器PC2_
2连接的第二扩展连接布线CW2’以及将第三扩展发光元件M3’和第三扩展像素驱动器PC2_3连接的第三扩展连接布线CW3’。
[0370] 第一扩展连接布线CW1’可以包括第一扩展驱动连接A1’和第一扩展发光连接B1’,第二扩展连接布线CW2’可以包括第二扩展驱动连接A2’和第二扩展发光连接B2’,并且第三扩展连接布线CW3’可以包括第三扩展驱动连接A3’和第三扩展发光连接B3’。
[0371] 在实施例中,第一扩展驱动连接A1’和第二扩展驱动连接A2’可以被设置为与对应的第一扩展发光部分EP1’重叠,并且第三扩展驱动连接A3’可以被设置为与对应的第三扩展发光部分EP3’重叠。
[0372] 在实施例中,第一扩展发光连接B1’中的一些第一扩展发光连接可以被设置为与对应的第一扩展像素驱动器PC2_1重叠,并且其他的第一扩展发光连接可以被设置为与邻近的第二扩展像素驱动器PC2_2重叠。第二扩展发光连接B2’可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠,并且可以设置在第二显示区DA2中。第三扩展发光连接B3’中的一些第三扩展发光连接可以与对应的第三扩展像素驱动器PC2_3重叠,并且其他的第三扩展发光连接可以不与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠,并且可以设置在第二显示区DA2中。
[0373] 根据本实施例,扩展发光元件M1’、M2’和M3’中的一些可以设置在第二显示区DA2中。例如,扩展发光元件M1’、M2’和M3’中的一些(具体地,扩展发光部分EP1’、EP2’和EP3’中的一些)可以与选择电路SC重叠,并且可以与在选择电路SC中包括的DEMUX电路MX和MX1’至MX3’(参考图5A和图5B)以及信号选择线SLL1至SLL3、SLL1’和SLL2’(参考图5A和图5B)中的至少一部分重叠。
[0374] 在本实施例中,在第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3中,第一晶体管T1(参考图2A和图2B)的形状/面积或第一电容器C1(参考图2A和图2B)的电容可以被控制,使得与从第一至第三普通发光元件ED1_1、ED1_2和ED1_3中的每一个的发光面积增加后的发光面积相对应的驱动电流在第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3中的每一个中流动。
[0375] 图14A是根据本公开的实施例的显示面板的示意性平面图。图14B是根据本公开的实施例的显示面板的部分区的放大示意性平面图。
[0376] 参考图14A,显示面板DP‑A可以具有圆形形状。在实施例中,在具有圆形形状的显示面板DP‑A中,显示面板DP‑A的下端可以向下突出,并且可以具有矩形形状。
[0377] 显示面板DP‑A可以包括显示区DA和与显示区DA邻近的非显示区NDA。显示区DA可以包括第一显示区DA1和第二显示区DA2。在本实施例中,第一显示区DA1可以具有圆形形状,并且第二显示区DA2可以设置在第一显示区DA1的下端,并且可以沿第一显示区DA1的下端部分(例如,具有半圆形形状的部分)延伸。
[0378] 选择电路SC可以设置在第二显示区DA2中,并且可以在平面图中与多个像素PX中的至少一些重叠。由于选择电路SC被设置在显示区DA中,所以与选择电路SC被设置在非显示区NDA中的情况相比,可以减小非显示区NDA的面积。相应地,可以增加显示区DA的面积,并且可以容易地实现具有窄边框的显示装置1000(参考图1)。
[0379] 图14B是图14A的显示面板DP‑A的左下端的包括第二显示区DA2的部分区的放大图。此外,图14B图示了在具有圆形形状的显示面板DP‑A中由普通像素PX1构成的普通像素单元PXU1和由扩展像素PX2构成的扩展像素单元PXU2的布置。构成一个扩展像素单元PXU2的扩展像素PX2被图示为包括一个主发光元件M1、M2或M3以及一个副发光元件S1、S2或S3。
[0380] 参考图14B,在实施例中,第一至第三普通发光元件ED1_1、ED1_2和ED1_3可以在第一方向DR1上布置,并且可以被设置为与第一至第三普通像素驱动器PC1_1、PC1_2和PC1_3重叠。第一至第三主发光元件M1、M2和M3可以在第一方向DR1上布置,并且可以被设置为与第一至第三扩展像素驱动器PC2_1、PC2_2和PC2_3重叠。第一至第三副发光元件S1、S2和S3可以在第一方向DR1上布置。
[0381] 在本实施例中,扩展像素单元PXU2可以在相对于第一方向DR1倾斜的方向上布置。扩展像素单元PXU2可以被设置为使得构成一个扩展像素单元PXU2的第一至第三副发光元件S1、S2和S3与构成另一邻近的扩展像素单元PXU2的第一至第三主发光元件M1、M2和M3在第一方向DR1上并排地布置。
[0382] 在图14B中,图示了包括选择电路SC的第一至第三开关晶体管TS1、TS2和TS3的DEMUX电路MX、连接到第一至第三开关晶体管TS1、TS2和TS3的第一至第三信号选择线SLL1、SLL2和SLL3以及连接到DEMUX电路MX的输出节点的信号供应线SPL1至SPLl。
[0383] 在实施例中,DEMUX电路MX中的每一个可以被设置在对应的扩展像素单元PXU2的第一至第三主发光元件M1、M2和M3之下。例如,DEMUX电路MX中的每一个可以与对应的扩展像素单元PXU2的第一至第三副发光元件S1、S2和S3重叠。
[0384] 尽管图14B图示了信号供应线SPL1至SPLl被设置在扫描驱动器SDC与选择电路SC之间的一个示例,但本公开不限于此,并且可以另外地设置以上参考图1描述的数据线DL1至DLm、第一扫描线GWL1至GWLn、第二扫描线GCL1至GCLn、第三扫描线GIL1至GILn、第四扫描线GBL1至GBLn、第五扫描线GRL1至GRLn或者发射线ESL1至ESLn。
[0385] 根据本公开,显示面板可以具有延伸到其中设置有DEMUX电路的区的显示区。根据本公开,显示面板可以使DEMUX电路的到达发光元件的电气干扰最小化,从而改善发光元件的电气可靠性。
[0386] 本文中已经公开了实施例,并且尽管采用了术语,但它们仅在一般性及描述性的意义上使用并被解释,并且不为了限制的目的。在一些实例中,如本领域普通技术人员将显而易见的,结合实施例描述的特征、特性和/或元件可以单独使用,或者与结合其他实施例描述的特征、特性和/或元件组合使用,除非另外具体指示。相应地,本领域普通技术人员将理解,可以进行形式和细节上的各种改变,而不脱离本公开的精神和范围。
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