显示设备和包括该显示设备的多屏显示设备

申请号 CN202011604510.1 申请日 2020-12-30 公开(公告)号 CN113129799B 公开(公告)日 2024-05-03
申请人 乐金显示有限公司; 发明人 张永仁; 金炅旼; 金显东;
摘要 提供了一种修复在 显示面板 中实现的栅极驱动 电路 的显示设备和包括该显示设备的多屏显示设备。显示设备包括: 基板 ,包括显示部分、连接到设置在显示部分中的栅极线和数据线的多个 像素 、以及设置在显示部分中以驱动栅极线的栅极驱动电路。栅极驱动电路包括级电路单元和电路修复部分,级电路单元包括分别设置在显示部分中限定的多个分割区域中的多个级电路,电路修复部分用于修复多个级电路中的至少一个。
权利要求

1.一种显示设备,包括:
基板,包括显示部分;
多个像素,连接到设置在所述显示部分中的栅极线和数据线;及
栅极驱动电路,设置在所述显示部分中以驱动栅极线,
其中,所述栅极驱动电路包括:
级电路单元,包括分别设置在所述显示部分中限定的多个分割区域中的多个级电路;

电路修复部分,用于修复多个级电路中的至少一个,
其中,所述多个级电路中的每一个包括:
多个分支电路,在所述显示部分的所述多个分割区域中的所述多个像素之间分开设置;以及
分支网络,连接到所述栅极线以电连接所述多个分支电路。
2.根据权利要求1所述的显示设备,其中,所述多个分支电路中的每一个包括至少一个薄膜晶体管。
3.根据权利要求1所述的显示设备,其中,所述电路修复部分设置在所述多个级电路之间并且与相邻级电路的分支网络重叠。
4.根据权利要求3所述的显示设备,其中,设置在两个相邻级电路的一个级电路中的多个分支电路中的每一个与分支网络电断开,及
其中,设置在两个相邻级电路的一个级电路中的分支网络通过所述电路修复部分电连接到设置在两个相邻级电路的另一个级电路中的分支网络。
5.根据权利要求2所述的显示设备,还包括在所述显示部分中的多个像素之间分开设置的栅极控制线组,
其中,所述分支网络包括:
与栅极线平行设置的多个控制节点;以及
连接在所述多个分支电路之间并且选择性地连接到所述栅极控制线组的线和所述多个控制节点的网络线,及
其中,所述电路修复部分设置在多个级电路之间并且与设置在相邻级电路中的多个控制节点中的每一个重叠。
6.根据权利要求5所述的显示设备,其中,所述电路修复部分包括彼此电断开的多个节点修复图案,以分别与设置在相邻级电路中的多个控制节点重叠。
7.根据权利要求6所述的显示设备,其中,所述电路修复部分电连接到设置在相邻级电路中的多个控制节点中的至少一个,及
其中,设置在相邻级电路的一个级电路中的多个分支电路中的至少一个与连接到所述电路修复部分的相应控制节点电断开。
8.根据权利要求1所述的显示设备,其中,所述多个级电路中的每一个还包括:
在所述显示部分的所述多个分割区域中的所述多个像素之间分开设置的至少一个备用分支电路,
其中,所述电路修复部分设置在所述至少一个备用分支电路中。
9.根据权利要求8所述的显示设备,其中,所述至少一个备用分支电路替换所述多个分支电路中的至少一个分支电路的操作。
10.根据权利要求9所述的显示设备,其中,在所述多个级电路的每一个中,所述至少一个备用分支电路和所述多个分支电路中的至少一个分支电路设置在两个相邻像素之间,或者
所述至少一个备用分支电路与所述多个分支电路中的要替换的分支电路分离。
11.根据权利要求8所述的显示设备,其中:
所述多个分支电路中的每一个包括分支薄膜晶体管,所述分支薄膜晶体管包括连接到所述分支网络的栅极电极、第一源极/漏极电极和第二源极/漏极电极,所述至少一个备用分支电路包括备用薄膜晶体管,所述备用薄膜晶体管被实现为与设置在所述多个分支电路中的至少一个分支电路中的所述分支薄膜晶体管相同,及所述电路修复部分包括第一修复图案至第三修复图案,所述第一修复图案至第三修复图案分别与所述备用薄膜晶体管的栅极电极、第一源极/漏极电极和第二源极/漏极电极重叠并且与所述分支网络重叠。
12.根据权利要求11所述的显示设备,其中,所述分支薄膜晶体管与所述分支网络电断开,及
所述备用薄膜晶体管通过所述第一修复图案至第三修复图案电连接到所述分支网络。
13.根据权利要求1所述的显示设备,还包括栅极控制线组,所述栅极控制线组分开地设置在所述显示部分中的多个像素之间并且连接到多个级电路中的每一个,其中,所述分支网络包括:
与所述栅极线平行设置的第一控制节点、第二控制节点和第三控制节点;以及选择性地连接到所述栅极控制线组并且选择性地连接到所述第一控制节点到所述第三控制节点的网络线,
其中,多个级电路中的每一个包括:
控制所述第一控制节点到所述第三控制节点中的每一个的电压的节点控制电路;
基于所述第一控制节点的电压控制所述第二控制节点的电压的第一反相器电路;
基于所述第一控制节点的电压控制所述第三控制节点的电压的第二反相器电路;以及基于所述第一控制节点到所述第三控制节点中的每一个的电压输出扫描信号的输出缓冲器电路。
14.根据权利要求13所述的显示设备,其中,分别包括在所述节点控制电路、所述第一反相器电路、所述第二反相器电路和所述输出缓冲器电路中的多个薄膜晶体管被分开地设置在一个平行中并且构成所述多个分支电路中的每一个。
15.根据权利要求1至14中任一项所述的显示设备,还包括:
使用耦接构件耦接到所述基板的后表面的后基板;
具有设置在所述基板的外表面和所述后基板的外表面上的布线的布线部分;以及设置在所述后基板上的驱动电路单元,
其中,所述基板还包括第一焊盘部,所述第一焊盘部包括连接到所述数据线和所述栅极驱动电路并且电连接到所述布线部分的布线的多个焊盘,
其中,所述后基板包括:
电连接到所述布线部分的布线以与所述第一焊盘部重叠的第二焊盘部;以及电连接到所述第二焊盘部并且连接到所述驱动电路单元的第三焊盘部。
16.根据权利要求1至14中任一项所述的显示设备,其中,所述显示部分的侧表面与所述基板的外表面对齐,或者所述显示部分的尺寸与所述基板的尺寸相同。
17.一种多屏显示设备,包括:
沿第一方向和与所述第一方向相交的第二方向中的至少一个方向排列的多个显示模
其中,所述多个显示模块中的每一个包括根据权利要求1至14中任一项所述的显示设备。
18.根据权利要求17所述的多屏显示设备,其中,所述多个显示模块中的每一个还包括:
使用耦接构件耦接到所述基板的后表面的后基板;
具有设置在所述基板的外表面和所述后基板的外表面上的布线的布线部分;以及设置在所述后基板上的驱动电路单元,
其中,所述基板还包括第一焊盘部,所述第一焊盘部包括连接到所述数据线和所述栅极驱动电路并且电连接到所述布线部分的布线的多个焊盘,
所述后基板包括:
电连接到所述布线部分的布线以与所述第一焊盘部重叠的第二焊盘部;以及电连接到所述第二焊盘部并且连接到所述驱动电路单元的第三焊盘部。
19.根据权利要求18所述的多屏显示设备,其中,所述多个像素中的最外侧像素包括所述多个焊盘,或者
其中,所述多个像素排列在所述基板上以在所述第一方向和与所述第一方向相交的所述第二方向上具有像素间距,并且所述最外侧像素的中心部分与所述基板的外表面之间的间隔等于或小于所述像素间距的一半。

说明书全文

显示设备和包括该显示设备的多屏显示设备

[0001] 相关申请的交叉引用
[0002] 本申请要求享有于2019年12月31日提交的韩国专利申请No.10‑2019‑0180149的权益,通过引用的方式将该申请并入于此,如同在本文中完全阐述一样。

技术领域

[0003] 本公开内容涉及一种显示设备和包括该显示设备的多屏显示设备。

背景技术

[0004] 显示设备被配备在家用电器电子设备中,诸如电视(TV)、监视器、笔记本计算机、智能电话、平板个人计算机(PC)、电子平板、可穿戴设备、手表电话、便携式信息设备、导航设备和车辆控制显示设备,并且被用作显示图像的屏幕。
[0005] 显示设备包括:显示面板,其包括多个像素,每个像素包括连接到数据线和栅极线的薄膜晶体管(TFT);数据驱动电路,其向数据线提供数据电压;以及栅极驱动电路,其向栅极线提供栅极信号
[0006] 近来,正在使用具有面板内栅极(GIP)结构的显示设备,在GIP中,在制造每个像素的TFT的处理时,将栅极驱动电路嵌入到显示面板的非显示区域,以简化电路元件的配置、降低制造成本并减小边框宽度。
[0007] 具有GIP结构的栅极驱动电路包括用于向多条栅极线提供栅极信号的多个级。这些级基于设置在显示面板中的多条栅极移位时钟线和栅极起始信号线所提供的信号而非独立地工作。
[0008] 由于具有GIP结构的栅极驱动电路与制造每个像素的TFT的处理同时实现,所以栅极驱动电路可能由于制造处理中出现的错误或颗粒而异常操作或可能不被驱动,因此,需要开发一种修复栅极驱动电路的异常操作或未驱动的方法。
[0009] 近来,将多个显示设备布置为格子型来实现大屏幕的多屏显示设备已商业化。
[0010] 然而,在相关技术的多屏显示设备中,由于多个显示设备的每一个的边框区域或边框,在相邻显示设备之间形成诸如接缝之类的边界部分。当在多屏显示设备的整个屏幕上显示一个图像时,边界部分导致图像的不连续感(或不连续性),由于该原因,观看图像的观看者的沉浸感降低。发明内容
[0011] 因此,本公开内容旨在提供一种基本上克服了由于相关技术的局限性和缺点而导致的一个或多个问题的显示设备和包括该显示设备的多屏显示设备。
[0012] 本公开内容的一方面旨在提供一种修复设置在显示面板中的栅极驱动电路的显示设备和包括该显示设备的多屏显示设备。
[0013] 本公开内容的另一方面旨在提供一种具有薄边框宽度的显示设备和包括该显示设备的多屏显示设备。
[0014] 在下面的描述中将部分列出本公开内容的其它优点和特征,这些优点和特征的一部分在研究以下内容时对于本领域普通技术人员将变得显而易见或者可通过本公开内容的实践领会到。本公开内容的这些目的和其他优点可通过说明书权利要求书以及附图中特别指出的结构来实现和获得。
[0015] 为了实现这些和其他优点并根据本公开内容的目的,如在此具体和概括描述的,提供了一种显示设备,包括:基板,所述基板包括显示部分、设置在显示部分中的连接到栅极线和数据线的多个像素、以及设置在显示部分中以驱动栅极线的栅极驱动电路,其中,栅极驱动电路包括级电路单元和电路修复部分,级电路单元包括分别设置在显示部分中限定的多个分割区域中的多个级电路,电路修复部分用于修复多个级电路中的至少一个。
[0016] 在本公开内容的另一方面,提供了一种多屏显示设备,包括沿第一方向和与第一方向相交的第二方向中的至少一个方向排列的多个显示模,其中,所述多个显示模块中的每一个包括:基板,所述基板包括显示部分、设置在显示部分中的连接到栅极线和数据线的多个像素、以及设置在显示部分中以驱动栅极线的栅极驱动电路,其中,栅极驱动电路包括级电路单元和电路修复部分,级电路单元包括分别设置在显示部分中限定的多个分割区域中的多个级电路,电路修复部分用于修复多个级电路中的至少一个。
[0017] 根据本公开内容的一些实施例,可以提供一种修复设置在显示面板中的栅极驱动电路的显示设备和包括该显示设备的多屏显示设备。
[0018] 根据本公开内容的一些实施例,可以提供一种没有边框的显示设备和包括该显示设备的多屏显示设备。
[0019] 根据本公开内容的一些实施例,可以提供一种在没有不连续感的情况下显示图像的多屏显示设备。
[0020] 应当理解,本公开内容的以上发明内容和以下具体实施方式都是示例性和说明性的,并且旨在提供对所要求保护的本公开内容的进一步解释。

附图说明

[0021] 被包括用来提供对本公开内容的进一步理解并且并入本申请且构成本申请的一部分的附图示出了本公开内容的实施例,并与说明书一起用于解释本公开内容的原理。在附图中:
[0022] 图1是示出根据本公开内容的实施例的显示设备的示图;
[0023] 图2是示出图1所示的显示部分的示图;
[0024] 图3是图2中所示的区域“B1”的放大图;
[0025] 图4是示出图3中所示的一个像素的示例的电路图;
[0026] 图5是示出根据图2和图3中所示的本公开内容的实施例的栅极驱动电路的示图;
[0027] 图6是示出连接到图5所示的多个级电路单元的栅极线的示图;
[0028] 图7是示出设置在图5和图6所示的第i个级电路单元中的任意级电路的电路图;
[0029] 图8是示出图7中所示的节点控制电路、第一反相器电路、第二反相器电路和第一感测控制电路的电路图;
[0030] 图9是示出图7中所示的节点复位电路、输出缓冲器电路和第二感测控制电路的电路图;
[0031] 图10是沿图3中所示的线I‑I'截取的截面图;
[0032] 图11是图10中所示的区域“B2”的放大图;
[0033] 图12是图5中所示的区域“B3”的放大图;
[0034] 图13是沿图12中所示的线II‑II'截取的截面图;
[0035] 图14A是示出根据本公开内容的实施例的在栅极驱动电路上执行的修复过程的示例的示图;
[0036] 图14B是沿图14A中所示的线III‑III'截取的截面图;
[0037] 图15是示出根据本公开内容的实施例的在栅极驱动电路上执行的修复过程的示例的示图;
[0038] 图16是示出根据图2和图3所示的本公开内容的另一实施例的栅极驱动电路的示图;
[0039] 图17是示出图16所示的每一级电路中所包括的任意第i个分支电路和备用分支电路的示图;
[0040] 图18是沿图17中所示的线IV‑IV'截取的截面图;
[0041] 图19是示出在图17的第z个分支电路上执行的禁用过程和在图17的备用分支电路上执行的修复过程的示图;
[0042] 图20是示出图16和17中所示的备用分支电路的另一示例的示图;
[0043] 图21是示出在图20的第z个分支电路上执行的禁用过程和在图20的备用分支电路上执行的修复过程的示图;
[0044] 图22是示出根据本公开内容的另一实施例的显示设备的透视图;
[0045] 图23是示出图22所示的显示设备的后表面的图;
[0046] 图24是示出根据本公开内容的实施例的多屏显示设备的示图;
[0047] 图25是沿图24中所示的线V‑V'截取的截面图。

具体实施方式

[0048] 现在将详细参照本公开内容的示例性实施方式,附图中图解了这些实施方式的一些例子。只要可能,将在整个附图中使用相同的参考标记表示相同或相似的部分。
[0049] 将通过参照附图描述的以下实施方式阐明本公开内容的优点和特征以及其实现方法。然而,本公开内容可以以不同的形式实施,不应解释为限于在此列出的实施方式。而是,提供这些实施方式是为了使该公开内容全面和完整,并将本公开内容的范围充分地传递给本领域技术人员。另外,本公开内容仅由权利要求的范围限定。
[0050] 为了描述本公开内容的实施方式而在附图中公开的形状、大小、比例、度和数量仅仅是示例,因而本公开内容不限于图解的细节。相同的参考标记通篇指代相同的要素。在下面的描述中,当确定对相关已知功能或构造的详细描述会不必要地使本公开内容的重点模糊不清时,将省略该详细描述。在本申请中使用“包括”、“具有”和“包含”进行描述的情况下,可添加其他部分,除非使用了“仅”。单数形式的术语可包括复数形式,除非有相反指示。
[0051] 在解释一要素时,尽管没有明确说明,但该要素应解释为包含误差范围。
[0052] 在描述位置关系时,例如,当两部分之间的位置关系被描述为“在……上”、“在……上方”、“在……下方”和“在……之后”时,可在这两部分之间设置一个或多个其他部分,除非使用了“正好”或“直接”。
[0053] 在描述时间关系时,例如,当时间顺序被描述为“在……之后”、“随后”、“接下来”和“在……之前”时,可包括不连续的情况,除非使用了“正好”或“直接”。
[0054] 将理解到,尽管在此可使用术语“第一”、“第二”等来描述各种要素,但这些要素不应被这些术语限制。这些术语仅仅是用来将一要素与另一要素区分开而不限定顺序。例如,在不背离本公开内容的范围的情况下,第一要素可能被称为第二要素,类似地,第二要素可能被称为第一要素。
[0055] 在描述本公开内容的要素时,可使用诸如第一、第二、A、B、(a)、(b)等之类的术语。这些术语仅用于将相应要素与其他要素区分开,这些术语不限制相应要素的本质、次序或优先顺序。将理解到,当称一要素在另一要素或层“上”或“连接至”另一要素或层时,该要素可直接在另一要素或层上或者直接连接至另一要素或层,或者可存在中间要素或层。此外,应当理解到,当一要素设置在另一要素上方或下方时,其可表示这些要素设置成彼此直接接触的情况,但也可表示这些要素彼此不接触地设置。
[0056] 术语“至少一个”应当理解为包括相关所列要素中的一个或多个的任意一个和所有组合。例如,“第一要素、第二要素和第三要素中的至少一个”可表示选自第一要素、第二要素和第三要素中的两个或更多个要素的所有组合以及第一要素、第二要素或第三要素。
[0057] 本领域技术人员能够充分理解到,本公开内容各实施方式的特征可彼此部分或整体地结合或组合,且可在技术上彼此进行各种互操作和驱动。本公开内容的实施方式可彼此独立实施,或者以相互依赖的关系共同实施。
[0058] 下文中,将参照附图详细描述本公开内容的实施方式。在给每个附图的要素添加参考标记时,尽管相同的要素被示出在其他附图中,但相同的参考标记可指代相同的要素。此外,为了便于描述,附图中示出的每个要素的比例不同于实际比例,因而不限于附图中示出的比例。
[0059] 图1是示出根据本公开内容的实施例的显示设备的示图,图2是示出图1所示的显示部分的示图。根据本公开内容的所有实施例的显示设备的所有部件可操作地耦合及配置。
[0060] 参考图1和图2,根据本公开内容实施例的显示设备可以包括发光显示面板10和驱动电路单元30。
[0061] 发光显示面板10可以包括具有显示区域(或有源区域)AA的基板100、以第一间隔D1排列在基板100的显示区域AA上的多个像素P、以及设置在显示区域AA内的栅极驱动电路150。
[0062] 基板100可以被称为显示基板、像素阵列基板、上基板、前基板或底基板。基板100可以是玻璃基板,或者可以是可弯曲的或柔性的薄玻璃基板或塑料基板。
[0063] 第一基板100可包括第一表面、第二表面和外表面OS。基板100的第一表面可定义为面向显示设备的前表面(或向前方向)的前表面、顶表面或上表面。基板100的第二表面可定义为面向显示设备的背表面(或向后方向)的背表面、后表面、底表面或下表面。基板100的外表面OS可定义为沿第一表面与第二表面之间的外围延伸、面向显示设备的侧面(或侧向)并且暴露于空气的侧表面、侧面或侧壁。例如,当基板100具有六面体结构时,基板100的外表面OS可包括六面体结构的侧表面。
[0064] 基板100的外表面OS可与显示设备的厚度方向Z平行地形成。例如,基板100的外表面OS包括:与第一方向X平行的第一外表面、与第一外表面平行的第二外表面、与第二方向Y(第二方向Y与第一方向X横切(或交叉))平行并且连接在第一外表面的一端与第二外表面的一端之间的第三外表面、以及与第三外表面平行并且连接在第一外表面的另一端与第二外表面的另一端之间的第四外表面。第一方向X可以是基板100或显示设备的第一长度方向(例如,横向方向),第二方向Y可以是基板100或显示设备的第二长度方向(例如,纵向方向)。
[0065] 基板100的显示区域AA可以是显示图像的区域并且可被称为显示部分或有效部分。显示区域AA的尺寸可与基板100(或显示设备)相同或大致相同。例如,显示区域AA的尺寸可与基板100的第一表面的总尺寸相同。因此,显示区域AA可实现(或设置)在第一基板100的整个前表面上,因而基板100可不包括沿第一表面的边缘部分设置以围绕整个显示区域AA的不透明非显示区域。因此,显示设备的整个前表面可实现显示区域AA。
[0066] 显示区域AA的端部(或最外侧部分)可与基板100的外表面OS重叠或者大致对齐。例如,显示部分AA的侧表面可与第一基板100的外表面OS大致共面。换句话说,显示部分AA的侧表面和基板100的外表面OS可大致在同一位置对齐。显示部分AA的侧表面可不被单独的机构围绕,可仅由空气围绕。作为另一示例,显示部分AA的侧表面可与基板100的外表面OS重叠或者大致对齐。就是说,显示部分AA的所有侧表面可设置为直接接触空气而不被单独机构围绕的结构。因此,与显示区域AA的端部对应的基板100的外表面OS可被空气围绕,因而根据本公开内容的显示设备可具有其中显示区域AA的端部(或显示区域AA的侧表面)被空气围绕而不是被不透明非显示区域围绕的空气边框(air‑bezel)结构或无边框结构。
[0067] 根据实施例,显示区域(或显示部分)AA可包括多个像素区域PA。
[0068] 根据实施例,多个像素区域PA可在基板100的显示区域AA中以第一间隔D1布置(或设置)。在没有制造工艺的误差范围的情况下,沿基板100的第一方向X和第二方向Y彼此相邻的两个像素区域PA可具有相同的第一间隔D1。第一间隔D1可以是两个相邻像素区域PA之间的间距(pitch)(或像素间距)。例如,第一间隔D1可以是两个相邻像素区域PA的中心部分之间的最短距离(或最短长度)。可选择地,像素间距可以是像素区域PA的与第一方向X平行的一端和另一端之间的尺寸。此外,作为另一示例,像素间距可以是像素区域PA的与第二方向Y平行的一端和另一端之间的尺寸。
[0069] 多个像素区域PA的每一个可具有与第一方向X平行的第一长度L1和与第二方向Y平行的第二长度L2。第一长度L1和第二长度L2的每一个可与第一间隔D1相同。例如,第一长度L1可被称为第一宽度、横向长度或横向宽度。第二长度L2可被称为第二宽度、纵向长度或纵向宽度。像素区域PA的第一长度L1或第二长度L2可被称为像素间距。
[0070] 多个像素区域PA中的每个最外侧像素区域PAo与基板100的外表面OS之间的第二间隔D2可以是第一间隔D1的一半或更小,使得基板100的整个前表面(或显示设备的整个前表面)被称为显示区域AA。例如,第二间隔D2可以是最外侧像素区域PAo的中心部分与基板100的外表面OS之间的最短距离(或最短长度)。
[0071] 当第二间隔D2大于第一间隔D1的一半时,由于最外侧像素区域PAo的端部(或显示区域AA的端部)与基板100的外表面OS之间的区域,基板100可具有比显示区域AA大的尺寸,因而最外侧像素区域PAo的端部与基板100的外表面OS之间的区域会设置为围绕整个显示区域AA的非显示区域。因此,基板100必然会包括基于围绕整个显示区域AA的非显示区域的边框区域。另一方面,当第二间隔D2是第一间隔D1的一半或更小时,最外侧像素区域PAo的端部(或显示区域AA的端部)可与基板100的外表面OS重叠,或者可设置在基板100的外表面OS外侧的空间中,因而显示区域AA可实现(或设置)在基板100的整个前表面上。
[0072] 根据实施例,显示区域(或显示部分)可包括最外侧像素区域PAo和内部像素区域(或内侧像素区域)PAi。
[0073] 在多个像素区域PA之中,最外侧像素区域PAo可沿基板100的边缘部分(或外围部分)设置。例如,最外侧像素区域PAo可被称为第一像素区域PA1。
[0074] 内部像素区域PAi可以是多个像素区域PA之中的除最外侧像素区域PAo以外的像素区域,或者可被最外侧像素区域PAo围绕。内部像素区域PAi可被称为第二像素区域PA2。
[0075] 多个像素P的每一个可设置在基板100的第一表面上限定的多个像素区域PA之中的相应像素区域PA中。例如,显示区域AA可以是包括布置在基板100上的多个像素P的像素阵列。像素阵列的像素P可沿第一方向X和第二方向Y彼此紧邻。例如,像素阵列的像素P可在没有分离空间(或分隔空间)的情况下沿第一方向X和第二方向Y彼此紧邻。作为另一示例,像素阵列的多个最外侧像素Po可在基板100的外表面上彼此对齐。例如,像素阵列的每个像素P可布置在基板100上,以沿第一方向X和第二方向Y具有像素间距D1,并且每个最外侧像素Po与基板100的外表面OS之间的间隔D2可以是像素间距D1的一半或更小。
[0076] 根据实施例,显示区域(或显示部分)AA可包括最外侧像素Po和内部像素(或内侧像素)Pi。
[0077] 在多个像素区域PA之中,最外侧像素Po可设置在基板100的边缘部分(或外围部分)。例如,最外侧像素Po可被称为设置在最外侧像素区域PAo中的第一像素P1。
[0078] 内部像素Pi可以是多个像素P之中的除最外侧像素Po以外的像素,或者可设置为被最外侧像素Po围绕。例如,内部像素Pi可被称为第二像素P2。内部像素Pi(第二像素P2)可实现为具有与最外侧像素Po(第一像素P1)不同的构造或结构。
[0079] 多个像素P中的每个最外侧像素Po与基板100的外表面OS之间的第二间隔D2可以是第一间隔D1的一半或更小,使得基板的整个前表面(或显示设备的整个前表面)被称为显示区域AA。第一间隔D1可以是两个相邻像素P的中心部分之间的最短距离(或最短长度)。第二间隔D2可以是最外侧像素Po的中心部分与基板100的外表面OS之间的最短距离(或最短长度)。
[0080] 根据实施例,多个像素P的每一个可包括第一至第四发光区域EA1至EA4。例如,第一至第四发光区域EA1至EA4可沿第一方向X和第二方向Y彼此紧邻。例如,第一至第四发光区域EA1至EA4可在没有分离空间(或分隔空间)的情况下沿第一方向X和第二方向Y彼此直接接触。
[0081] 第一至第四发光区域EA1至EA4可各自具有正方形形状并且可设置为2×2形式或四元(quad)形式。根据另一实施例,第一至第四发光区域EA1至EA4可各自具有包括与第一方向X平行的短边和与第二方向Y平行的长边的矩形形状,并且例如可设置为1×4形式或1×4条纹形式。
[0082] 第一发光区域EA1可实现为发射第一颜色的光,第二发光区域EA2可实现为发射第二颜色的光,第三发光区域EA3可实现为发射第三颜色的光,并且第四发光区域EA4可实现为发射第四颜色的光。例如,第一至第四颜色的每一个可不同。例如,第一颜色可以是红色,第二颜色可以是蓝色,第三颜色可以是白色,第四颜色可以是绿色。作为另一示例,第一至第四颜色的一些颜色可相同。例如,第一颜色可以是红色,第二颜色可以是第一绿色,第三颜色可以是第二绿色,第四颜色可以是蓝色。
[0083] 根据实施例,第一发光区域EA1至第四发光区域EA4中的每一个可以靠近像素P的中心部分设置,以具有小于像素P的四个等分区域中的每一个的尺寸。根据实施例,设置在所有四个等分区域中的第一发光区域EA1至第四发光区域EA4中的每一个可以与像素P的四个等分区域中的每一个具有相同尺寸。
[0084] 根据另一实施例,多个像素P中的每一个可以包括第一发光区域EA1至第三发光区域EA3。在这种情况下,第一至第三发光区域EA1至EA3可各自具有包括与第一方向X平行的短边和与第二方向Y平行的长边的矩形形状,并且例如可设置为1×3形式或1×3条纹形式。例如,第一颜色可以是红色,第二颜色可以是蓝色,第三颜色可以是绿色。
[0085] 栅极驱动电路150可设置在显示区域AA内,以将扫描信号(或栅极信号)提供给设置在基板100上的像素P。栅极驱动电路150可以同时将扫描信号提供给设置在与第一方向X平行的平行中的像素P。例如,栅极驱动电路150可以通过至少一条栅极线GL将至少一个扫描信号提供给设置在一个水平行中的像素P。
[0086] 根据实施例,栅极驱动电路150可以用包括多个级电路单元的移位寄存器来实现。即,根据本公开内容的显示设备可以包括移位寄存器,该移位寄存器设置在基板100的显示区域AA内,以向像素P提供扫描信号。
[0087] 多个级电路单元中的每一个可以包括多个分支电路BC,多个分支电路BC沿着第一方向X在基板100的每个水平行中彼此分开设置。多个分支电路BC可以包括至少一个TFT(或分支TFT),并且可以沿着第一方向X在一个水平行内的多个像素P(或像素区域PA)之间一个接一个地设置。多个级电路单元中的每一个可以根据响应于从驱动电路单元30提供的栅极控制信号的多个分支电路BC的驱动来生成扫描信号,并且可以通过在显示区域AA中的多个像素P之间分开设置(或分布设置)的栅极控制线组将扫描信号提供给设置在相应水平行中的像素。
[0088] 根据实施例,发光显示面板10还可以包括焊盘部110,焊盘部110包括设置在基板100的显示区域AA中并且连接到多个像素P中的每个像素P和栅极控制线组的多个焊盘。例如,焊盘部110可以是第一焊盘部或前焊盘部。焊盘部110可以从驱动电路单元30接收数据信号、栅极控制信号、像素驱动功率和像素公共功率。
[0089] 焊盘部110可以包括在布置在第一基板100的第一表面上的平行于第一方向X的第一边缘部分处的最外侧像素Po中。即,设置在基板100的第一边缘部分处的最外侧像素Po可以包括多个焊盘中的至少一个。因此,多个焊盘可以设置或包括在显示区域AA内,因此,基于焊盘部110的非显示区域(或边框区域)可以不形成在基板100上或者可以不位于基板100上。因此,最外侧像素Po(或第一像素P1)可以包括焊盘部110,因此,可以具有与不包括焊盘部110的内部像素Pi(或第二像素P2)不同的构造或结构。
[0090] 例如,当焊盘部110没有设置在最外侧像素Po内,而是设置在最外侧像素Po和基板100的外表面OS之间时,基板100可以包括与设置焊盘部110的区域对应的非显示区域(或非显示部分),并且由于非显示区域,最外侧像素Po和基板100的外表面OS之间的第二间隔D2可以大于第一间隔D1的一半,基板100的全部可能没有实现为显示区域AA,并且可能需要用于覆盖非显示区域的单独的边框(或单独的结构)。另一方面,根据本公开内容,焊盘部110可以设置在最外侧像素Po的发光区域EA1到EA4与基板100的外表面OS之间,并且可以包括在最外侧像素Po内,因此,基于焊盘部110的非显示区域(或边框区域)可以不形成在或者不位于最外侧像素Po与基板100的外表面OS之间。
[0091] 驱动电路单元30可以连接到设置在基板100的一个边缘部分的焊盘部110,并且可以允许每个像素P显示与从显示驱动系统提供的视频数据相对应的图像。
[0092] 根据实施例,驱动电路单元30可以包括多个柔性电路膜31、多个驱动集成电路(IC)33、印刷电路板(PCB)35、时序控制器37和电源电路单元39。
[0093] 多个柔性电路膜31中的每一个可以附着到PCB 35和设置在基板100上的焊盘部分110。根据实施例,柔性电路膜31可以是带载封装(TCP)或膜上芯片(COF)。例如,多个柔性电路膜31中的每一个的一个边缘部分(或输出接合部分)可以通过使用各向异性导电膜的膜附着工艺附着到设置在基板100上的焊盘部110。多个柔性电路膜31中的每一个的另一边缘部分(或输入结合部分)可以通过使用各向异性导电膜的膜附着工艺附着到PCB35上。
[0094] 多个驱动IC33中的每一个可被单独地安装在多个柔性电路膜31中的相应柔性电路膜31上。多个驱动IC 33中的每一个可以接收从时序控制器37提供的像素数据和数据控制信号,根据数据控制信号将像素数据转换为基于像素的模拟数据电压,并将模拟数据电压提供给相应的像素P。例如,多个驱动IC33中的每一个可以通过使用从PCB35提供的多个基准伽电压来生成多个灰度电压,并且可以从多个灰度电压中选择与像素数据相对应的灰度电压作为基于像素的数据电压,以输出所选择的数据电压。
[0095] 另外,多个驱动IC33中的每一个可以通过使用多个基准伽马电压生成像素P的驱动(或发光)所需的像素公共电压(或阴极电压)和像素驱动电压(或阳极电压)。例如,多个驱动IC 33中的每一个可以从多个基准伽马电压或多个灰度电压中选择预定基准伽马电压或预定灰度电压作为像素驱动电压和像素公共电压,以输出像素驱动电压和像素公共电压。
[0096] 此外,多个驱动IC 33中的每一个可以基于每个像素P的驱动(或操作)方法另外生成和输出基准电压。例如,多个驱动IC 33中的每一个可以从多个基准伽马电压或多个灰度电压中选择预定基准伽马电压或预定灰度电压作为基准电压,以输出基准电压。例如,像素驱动电压、像素公共电压和基准电压可以具有不同的电压电平。
[0097] 多个驱动IC 33中的每一个可以通过设置在基板100上的多条基准电源线依次感测包括在像素P中的驱动TFT的特性值,生成与感测值相对应的感测原始数据,并将感测原始数据提供给时序控制器37。
[0098] PCB 35可以连接到多个柔性电路膜31中的每一个的另一个边缘部分。PCB 35可以在驱动电路单元30的元件之间传送信号和电压。
[0099] 时序控制器37可以安装在PCB 35上,并且可以通过设置在PCB 35上的用户连接器接收从显示驱动系统提供的图像数据和时序同步信号。或者,时序控制器37可以不安装在PCB 35上,而是可以设置在显示驱动系统中,或者可以安装在连接于PCB 35和显示驱动系统之间的单独控制板上。
[0100] 时序控制器37可以基于时序同步信号来排列视频数据,以便匹配设置在显示区域AA中的像素排列结构,并且可以将生成的像素数据提供给多个驱动IC 33中的每一个。
[0101] 根据实施例,当像素P包括白色子像素时,时序控制器37可以基于数字视频数据(即,将被分别提供给相应像素P的红色输入数据、绿色输入数据和蓝色输入数据)提取白色像素数据,在红色输入数据、绿色输入数据和蓝色输入数据的每一个中反映基于提取的白色像素数据的偏移数据,以计算红色像素数据、绿色像素数据和蓝色像素数据,并且根据像素排列结构排列计算的红色像素数据、绿色像素数据、蓝色像素数据和白色像素数据,以将排列的像素数据提供给每个驱动IC 33。例如,时序控制器37可以基于韩国专利公开No.10‑2013‑0060476或No.10‑2013‑0030598中公开的数据转换方法将红色、绿色和蓝色输入数据转换成四色(例如,红色、绿色、蓝色和白色)数据,所有这些公开内容并入本申请中作为参考。
[0102] 时序控制器37可以基于时序同步信号生成数据控制信号和栅极控制信号中的每一个,基于数据控制信号控制驱动IC 33中的每一个的驱动时序,并且基于栅极控制信号控制栅极驱动电路150的驱动时序。例如,时序同步信号可以包括垂直同步信号、水平同步信号、数据使能信号和主时钟(或点时钟)。
[0103] 根据实施例,数据控制信号可以包括源起始脉冲、源移位时钟和源输出信号。根据实施例,栅极控制信号可以包括栅极起始信号(或栅极起始脉冲)和多个移位时钟。
[0104] 时序控制器37可以在预定的外部感测时段期间基于外部感测模式来驱动每个驱动IC 33和栅极驱动电路150,基于从驱动IC 33提供的感测原始数据来生成用于补偿每个像素P的驱动TFT的特性变化的补偿数据,并且基于所生成的补偿数据来调制像素数据。例如,时序控制器37可以基于外部感测模式,在与垂直同步信号的消隐时段(或垂直消隐时段)相对应的每个外部感测时段中驱动每个驱动IC 33和栅极驱动电路150。例如,外部感测模式可以在显示设备的通电过程、显示设备的断电过程、长时间驱动之后的显示设备的断电过程、或者实时或周期性设置的消隐时段中执行。
[0105] 根据实施例,时序控制器37可以基于外部感测模式将从驱动IC 33提供的每个子像素的感测原始数据存储在存储电路中。此外,在显示模式中,时序控制器37可基于存储在存储电路中的感测原始数据来校正要提供给每个子像素的像素数据,并可将校正后的像素数据提供给驱动IC 33。此处,每个子像素的感测原始数据可包括与设置在相应子像素中的每个驱动TFT和发光器件相关的特性变化信息。因此,在外部感测模式中,时序控制器37可以感测设置在每个子像素中的驱动TFT的特性值(例如,阈值电压或迁移率),并且可以基于该特性值校正将被提供给每个子像素的像素数据,从而最小化或防止由多个子像素的驱动TFT的特性值偏差引起的图像质量的劣化。显示设备的外部感测模式可以是本领域技术人员已知的技术,因此省略其详细描述。例如,根据本公开内容的显示设备可以基于韩国专利公开No.10‑2016‑0093179、No.10‑2017‑0054654或No.10‑2018‑0002099中公开的感测模式来感测设置在每个子像素中的驱动TFT的特性值,所有这些公开内容并入本申请中作为参考。
[0106] 电源电路单元39可以安装在PCB 35上,并且可以通过使用从外部提供的输入功率生成在像素P上显示图像所需的各种电源电压,以将所生成的电源电压提供给相应的电路。例如,电源电路单元39可以生成并输出用于驱动时序控制器37和驱动IC 33中的每一个所需的逻辑电源电压、提供给驱动IC 33的多个基准伽马电压、以及用于驱动栅极驱动电路
150所需的至少一个栅极驱动功率和至少一个栅极公共功率。栅极驱动功率和栅极公共功率可以具有不同的电压电平。
[0107] 图3是图2中所示的区域“B1”的放大图,图4是示出图3中所示的一个像素的电路图。图3和图4是用于描述设置在基板上的像素的示图。
[0108] 参考图2至图4,根据本公开内容实施例,基板(或显示部分)100可以包括多条栅极线GL、多条数据线DL、多条像素驱动电源线PL、多条像素公共电源线CPL、多个像素P、公共电极CE、多个公共电极触点部分CECP和焊盘部110。
[0109] 多条栅极线GL可以在第一方向X上延伸,并且可以在基板100的显示区域AA中沿着第二方向Y彼此分开预定间隔设置,例如,多条栅极线GL中的奇数的栅极线GLo可以设置在沿着第一方向X排列在基板100上的多个像素区域PA中的每一个的第三边缘部分。多条栅极线GL中的偶数栅极线GLe可以设置在沿第一方向X排列在基板100上的多个像素区域PA中的每一个的第四边缘部分。
[0110] 多条数据线DL可以在第二方向Y上延伸,并且可以在基板100的显示区域AA中沿着第一方向X彼此分开预定间隔设置。例如,在多条数据线DL中,奇数数据线DLo可以设置在沿第二方向Y排列在基板100上的多个像素区域PA中的每一个的第一边缘部分,偶数数据线DLe可以设置在沿第二方向Y排列在基板100上的多个像素区域PA中的每一个的第二边缘部分。
[0111] 多条像素驱动电源线PL可以在第二方向Y上长距离延伸,并且可以在基板100的显示区域AA中沿着第一方向X彼此分开预定间隔设置。例如,在多条像素驱动电源线PL中,奇数像素驱动电源线PL可以设置在奇数像素区域PA的相对于第一方向X的第一边缘部分,偶数像素驱动电源线PL可以设置在偶数像素区域PA的相对于第一方向X的第二边缘部分。
[0112] 多条像素驱动电源线PL中的两条相邻的像素驱动电源线PL可以连接到设置在多个像素区域PA中的多条电源共享线PSL。例如,多条像素驱动电源线PL可以通过多条电源共享线PSL彼此电连接,因此,可以具有阶梯结构或网格结构。多条像素驱动电源线PL可以具有阶梯结构或网格结构,因此,可以防止或最小化由多条像素驱动电源线PL中的每一条的线电阻引起的像素驱动功率的电压降(IR降)。因此,根据本公开内容的显示设备可防止或最小化由提供给每个像素P的像素驱动功率的偏差引起的图像质量的劣化。
[0113] 多条电源共享线PSL中的每一条可以从相邻的像素驱动电源线PL平行于第一方向X分支,并且可以设置在每个像素区域PA的中间区域。
[0114] 多条像素公共电源线CPL可以在第二方向Y上长距离延伸,并且可以在基板100的显示区域AA中沿着第一方向X彼此分开预定间隔设置。例如,多条像素公共电源线CPL中的每一条可以被设置在偶数像素区域PA的关于第一方向X的第一边缘部分。
[0115] 多个像素P可以分别设置在多个像素区域PA中,多个像素区域PA被限定为在基板100的显示区域AA中具有相同的尺寸。
[0116] 多个像素P中的每一个可以包括至少三个子像素。例如,多个像素P中的每一个可以包括第一子像素SP1至第四子像素SP4。
[0117] 第一子像素SP1可设置在像素区域PA的第一子像素区域中,第二子像素SP2可设置在像素区域PA的第二子像素区域中,第三子像素SP3可设置在像素区域PA的第三子像素区域中,第四子像素SP4可设置在像素区域PA的第四子像素区域中。例如,相对于像素P的中心部分,第一子像素SP1可以在像素区域PA的左上区域,第二子像素SP2可以在像素区域PA的右上区域,第三子像素SP3可以在像素区域PA的左下区域,第四子像素SP4可以在像素区域PA的右下区域。
[0118] 第一子像素SP1至第四子像素SP4中的每个可以分别包括多个发光区域EA1至EA4和电路区域。
[0119] 第一子像素SP1至第四子像素SP4中的每个的发光区域EA1至EA4在相应的像素P或像素区域PA中可具有相同的尺寸。例如,第一子像素SP1至第四子像素SP4中的每个的发光区域EA1至EA4可以具有均匀的四边形结构或者不均匀的条纹结构。例如,第一子像素SP1至第四子像素SP4中的每一个的发光区域EA1至EA4可以被实现为在像素P的中心部分四周(或周围)具有相同的尺寸。
[0120] 第一子像素SP1至第四子像素SP4中的每一个可以包括像素电路PC和发光器件ED。
[0121] 根据实施例,像素电路PC可设置在像素区域PA的电路区域CA中,并可连接到与其相邻的栅极线GLo和GLe、与其相邻的数据线DLo和DLe以及像素驱动电源线PL。例如,设置在第一子像素SP1中的像素电路PC可以连接到奇数数据线DLo和奇数栅极线GLo,设置在第二子像素SP2中的像素电路PC可以连接到偶数数据线DLe和奇数栅极线GLo,设置在第三子像素SP3中的像素电路PC可以连接到奇数数据线DLo和偶数栅极线GLe,设置在第四子像素SP4中的像素电路PC可以连接到偶数数据线DLe和偶数栅极线GLe。
[0122] 第一子像素SP1至第四子像素SP4中的每一个的像素电路PC可响应于从相应的栅极线GLo和GLe提供的扫描信号对从相应的数据线DLo和DLe提供的数据信号进行采样,并可基于采样的数据信号控制从像素驱动电源线PL流向发光器件ED的电流
[0123] 发光器件ED可以设置在像素区域PA的发光区域EA中,电连接到像素电路PC,并电连接到公共电极CE。发光器件ED可以利用从像素电路PC流到公共电极CE的电流来发光。
[0124] 公共电极CE可以设置在基板100的显示区域AA中,并且可以电连接到多个像素P中的每一个的发光器件ED。例如,公共电极CE可以设置在基板100的显示区域AA的除了设置在基板100中的焊盘部110之外的区域中。
[0125] 多个公共电极触点部分CECP中的每一个可以设置在多个像素P中的两个相邻像素P之间,分别与多条像素公共电源线CPL交叠,并且可以将公共电极CE电连接到多条像素公共电源线CPL中的相应像素公共电源线CPL。根据实施例,在第二方向Y上,多个公共电极触点部分CECP中的每一个可以在多个像素P之间的部分或者多个像素P之间的边界部分电连接到多条像素公共电源线CPL中的相应像素公共电源线CPL,并且可以电连接到一部分公共电极CE,因此,可以将公共电极CE电连接到多条像素公共电源线CPL中的每一个。
[0126] 多个公共电极触点部分CECP中的每一个可以设置在多个像素P中的两个相邻像素P之间,以将公共电极CE电连接到多条像素公共电源线CPL中的每一个,因此,可以防止或最小化由公共电极CE的表面电阻引起的像素公共功率的电压降(IR降)。因此,根据本公开内容的显示设备可以防止或最小化由提供给布置在显示区域AA中的每个像素P的像素公共功率的偏差引起的图像质量的劣化。
[0127] 根据实施例,具有三层结构的多个公共电极触点部分CECP中的每一个可以与像素电极PE一起形成,以电连接到多条像素公共电源线CPL中的每一条。多个公共电极触点部分CECP中的每一个可以通过具有“(”形横截面结构或“<”形横截面结构的侧触点结构连接到公共电极CE,例如,当多个公共电极触点部分CECP中的每一个由第一至第三金属层形成时,由于第一金属层和第二金属层之间的蚀刻速度差异,多个公共电极触点部分CECP中的每一个可以包括与形成在第一金属层和第二金属层的侧表面上的底切结构或锥形结构对应的侧触点结构。例如,当多个公共电极触点部分CECP中的每一个由第一至第四金属层形成时,由于第二金属层和第三金属层之间的蚀刻速度差异,多个公共电极触点部分CECP中的每一个可以包括与形成在第二金属层和第三金属层的侧表面上的底切结构或锥形结构对应的侧触点结构。
[0128] 焊盘部110可以在基板100的第一表面中设置在平行于第一方向X的第一边缘部分。焊盘部110可以设置在基板100的第一边缘部分处所设置的每个最外侧像素区域PAo的第三边缘部分。在第二方向Y上,焊盘部110的一端可以与每个最外侧像素区域PAo的一端重叠或对齐。因此,焊盘部110可以包括(或设置)在基板100的第一边缘部分处所设置的每个最外侧像素区域PAo中,因此,基于焊盘部110的非显示区域(或边框区域)可以不形成在基板100中或者可以不在基板100中。
[0129] 焊盘部110可以包括在基板100的第一边缘部分上沿第一方向X彼此平行设置的多个焊盘。
[0130] 根据实施例,焊盘部110可以包括多个焊盘组PG,每个焊盘组包括沿着第一方向X顺序排列的像素驱动电源焊盘PPP、两个数据焊盘DP、栅极焊盘GP、像素公共电源焊盘CPP、两个数据焊盘DP和像素驱动电源焊盘PPP。
[0131] 多个焊盘组PG中的每一个可以连接到沿着第一方向X设置的两个相邻像素P。例如,多个焊盘组PG可以包括第一焊盘组PG1和第二焊盘组PG2,第一焊盘组PG包括沿着第一方向X连续设置在奇数像素区域PA中的一个像素驱动电源焊盘PPP、两个数据焊盘DP和一个栅极焊盘GP,第二焊盘组PG2包括沿着第一方向X连续设置在偶数像素区域PA中的一个像素公共电源焊盘CPP、两个数据焊盘DP和一个像素驱动电源焊盘PPP。
[0132] 根据本公开内容,基板100还可以包括多条次级电源线SPL和多个次级电源触点部分SPCP。
[0133] 多条次级电源线SPL中的每一条可在第二方向Y上长距离延伸,并可被设置为与多条像素公共电源线CPL中的相应像素公共电源线CPL相邻。多条次级电源线SPL中的每一条可以电连接到相邻的像素公共电源线CPL而不电连接到像素公共电源焊盘CPP,并且可以通过相邻的像素公共电源线CPL被提供像素公共功率。为此,根据本公开内容,基板100还可包括电连接彼此相邻的像素公共电源线CPL和次级电源线SPL的多个线连接图案LCP。
[0134] 多个线连接图案LCP中的每一个可以设置在基板100上,与彼此相邻的像素公共电源线CPL和次级电源线SPL交叉,并且可以通过使用跳线结构电连接彼此相邻的像素公共电源线CPL和次级电源线SPL。例如,多个线连接图案LCP中的每一个的一侧可以通过形成在次级电源线SPL上的绝缘层中的第一线接触孔电连接到一部分次级电源线SPL,并且多个线连接图案LCP中的每一个的另一侧可以通过形成在像素公共电源线CPL上的绝缘层中的第二线接触孔电连接到一部分像素公共电源线CPL。
[0135] 多个次级电源触点部分SPCP中的每一个可设置在多个像素P之间,分别与多条次级电源线SPL交叠,并可将公共电极CE电连接到多条次级电源线SPL中的每一个。根据实施例,在第二方向Y上,多个次级电源触点部分SPCP中的每一个可以在多个像素P之间的部分或多个像素P之间的边界部分电连接到多条次级电源线SPL中的每一个,并且可以电连接到一部分公共电极CE,因此,可以将公共电极CE电连接到多条次级电源线SPL中的每一条。因此,公共电极CE可以通过次级电源触点部分SPCP附加地连接到多条次级电源线SPL中的每一条。因此,根据本公开内容的显示设备可防止或最小化由提供给布置在显示区域AA中的每个像素P的像素公共功率的偏差引起的图像质量劣化。此外,在根据本公开内容的显示设备中,尽管没有另外设置(或形成)连接到多条次级电源线SPL中的每一条的像素公共电源焊盘CPP,但是可以将像素公共功率提供给多个像素区域PA的每一个中的公共电极CE。
[0136] 与多个公共电极触点部分CECP中的每一个相似,多个次级电源触点部分SPCP中的每一个可以通过具有“(”形横截面结构或“<”形横截面结构的侧触点结构将多条次级电源线SPL中的相应次级电源线电连接到公共电极CE。
[0137] 根据本公开内容的显示设备可进一步包括多条基准电源线RL。
[0138] 多条基准电源线RL可以在第二方向Y上长距离延伸,并且可以在基板100的显示区域AA中在第一方向X上彼此分开预定间隔设置。多条基准电源线RL中的每一条可以设置在每个像素区域PA的中心区域中。例如,多条基准电源线RL中的每一条可以设置在每个像素区域PA中的奇数数据线DLo和偶数数据线DLe之间。
[0139] 多条基准电源线RL中的每一条可以由每个像素区域PA中的第一方向X上的两个相邻子像素((SP1,SP2)(SP3,SP4))共享。为此,多条基准电源线RL中的每一条可以包括基准分支线RDL。
[0140] 基准分支线RDL可在每个像素区域PA中沿第一方向X分支(或突出)到两个相邻子像素((SP1,SP2)(SP3,SP4)),并可电连接到两个相邻子像素((SP1,SP2)(SP3,SP4))。
[0141] 根据本公开内容,焊盘部110还可以包括多个基准电源焊盘RPP。多个基准电源焊盘RPP中的每一个可以单独地(或分别地)连接到多条基准电源线RL中的相应基准电源线RL的一端。例如,在设置于多个最外侧像素区域PAo的每一个中的两个数据焊盘DP之间可以设置多个基准电源焊盘RPP中的每一个,但不限于此。
[0142] 可选地,基于像素电路PC的电路构造,可以省略多条基准电源线RL、多个基准电源焊盘RPP和基准分支线RDL中的每一个。
[0143] 参考图4,像素P的第一至第四子像素SP1至SP4的每一个中包括的像素电路PC可设置在电路区域中并且可连接至相邻的栅极线GLo和GLe、相邻的数据线DLo和DLe、基准电源线RL和像素驱动电源线PL。像素电路PC可响应于通过相邻的栅极线GLo和GLe提供的扫描信号给发光器件ED提供数据电流,从而使发光器件ED发光,数据电流对应于通过相邻的数据线DLo和DLe提供的数据信号与通过基准电源线RL提供的基准电压之间的电压差。
[0144] 根据实施例,像素电路PC可包括第一开关TFT Tsw1、第二开关TFT Tsw2、存储电容器Cst和驱动TFT Tdr。在下面的描述中,薄膜晶体管可被称为TFT。
[0145] 第一开关TFT Tsw1、第二开关TFT Tsw2和驱动TFT Tdr中的至少一个可以是N型或P型TFT。第一开关TFT Tsw1、第二开关TFT Tsw2和驱动TFT Tdr中的至少一个可以是非晶(a‑Si)TFT、多晶硅TFT、化物TFT或有机TFT。例如,在像素电路PC中,第一开关TFT Tsw1、第二开关TFT Tsw2和驱动TFT Tdr中的一些TFT可以是具有包括低温多晶硅(LTPS)的半导体层(或有源层)的TFT,低温多晶硅具有优异的响应特性,并且第一开关TFT Tsw1、第二开关TFT Tsw2和驱动TFT Tdr中的其他TFT可以是具有包括氧化物的半导体层(或有源层)的TFT,氧化物的截止电流特性出色。第一开关TFT Tsw1、第二开关TFT Tsw2和驱动TFT Tdr可具有不同的尺寸(或沟道尺寸)。例如,驱动TFT Tdr可具有比第一开关TFT Tsw1和第二开关TFT Tsw2的每一个大的尺寸,并且第二开关TFT Tsw2可具有比第一开关TFT Tsw1大的尺寸。
[0146] 第一开关TFT Tsw1可包括与相邻的栅极线GLo和GLe连接的栅极电极、与相邻的数据线DLo和DLe连接的第一源极/漏极电极、以及与第一节点n1(或驱动TFT Tdr的栅极电极)连接的第二源极/漏极电极。第一开关TFT Tsw1可利用通过相应的栅极线GLo和GLe提供的扫描信号导通,并且可将通过相应的数据线DLo和DLe提供的数据信号传输至第一节点n1(即,驱动TFT Tdr的栅极电极n1)。
[0147] 根据实施例,设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中的第一开关TFT Tsw1的栅极电极可连接至奇数栅极线GLo,并且设置在第三子像素SP3和第四子像素SP4的每一个的像素电路PC中的第一开关TFT Tsw1的栅极电极可连接至偶数栅极线GLe。设置在第一子像素SP1和第三子像素SP3的每一个的像素电路PC中的第一开关TFT Tsw1的第一源极/漏极电极可连接至奇数数据线DLo,并且设置在第二子像素SP2和第四子像素SP4的每一个的像素电路PC中的第一开关TFT Tsw1的第一源极/漏极电极可连接至偶数数据线DLe。
[0148] 第二开关TFT Tsw2可包括与相邻的栅极线GLo和GLe连接的栅极电极、与相邻的基准电源线RL连接的第一源极/漏极电极、以及与第二节点n2(或驱动TFT Tdr的源极电极)连接的第二源极/漏极电极。第二开关TFT Tsw2可利用通过相应的栅极线GLo和GLe提供的扫描信号导通,并且可将通过相应的基准分支线RDL和基准电源线RL提供的基准电压传输至驱动TFT Tdr的源极电极n2。
[0149] 根据实施例,设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中的第二开关TFT Tsw2的栅极电极可连接至奇数栅极线GLo,并且设置在第三子像素SP3和第四子像素SP4的每一个的像素电路PC中的第二开关TFT Tsw2的栅极电极可连接至偶数栅极线GLe。设置在第一至第四子像素SP1至SP4的每一个的像素电路PC中的第二开关TFT Tsw2的第一源极/漏极电极可通过相应的基准分支线RDL共同连接至相邻的基准电源线RL。
[0150] 提供至第一开关TFT Tsw1的栅极电极的扫描信号和提供至第二开关TFT Tsw2的栅极电极的扫描信号可以是相同的信号。例如,第一开关TFT Tsw1的栅极电极和第二开关TFT Tsw2的栅极电极可连接至相同的栅极线GLo和GLe。因此,设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中第一开关TFT Tsw1和第二开关TFT Tsw2可利用通过奇数栅极线GLo提供的扫描信号同时导通或截止。同样地,设置在第三子像素SP3和第四子像素SP4的每一个的像素电路PC中第一开关TFT Tsw1和第二开关TFT Tsw2可利用通过偶数栅极线GLe提供的扫描信号同时导通或截止。
[0151] 可选择地,提供至第一开关TFT Tsw1的栅极电极的扫描信号和提供至第二开关TFT Tsw2的栅极电极的扫描信号可以是不同的信号。例如,第一开关TFT Tsw1的栅极电极和第二开关TFT Tsw2的栅极电极可连接至不同的栅极线GLo和GLe。
[0152] 根据实施例,奇数栅极线GLo和偶数栅极线GLe的每一个可包括第一栅极线和第二栅极线。
[0153] 奇数栅极线GLo的第一栅极线可连接至设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中的第一开关TFT Tsw1的栅极电极,并且奇数栅极线GLo的第二栅极线可连接至设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中的第二开关TFT Tsw2的栅极电极。
[0154] 偶数栅极线GLe的第一栅极线可连接至设置在第三子像素SP3和第四子像素SP4的每一个的像素电路PC中的第一开关TFT Tsw1的栅极电极,并且偶数栅极线GLe的第二栅极线可连接至设置在第三子像素SP3和第四子像素SP4的每一个的像素电路PC中的第二开关TFT Tsw2的栅极电极。
[0155] 因此,设置在第一子像素SP1和第二子像素SP2的每一个的像素电路PC中的第一开关TFT Tsw1和第二开关TFT Tsw2可利用通过奇数栅极线GLo的第一栅极线和第二栅极线提供的相同的扫描信号同时导通或截止,或者可利用通过奇数栅极线GLo的第一栅极线和第二栅极线提供的不同的扫描信号单独导通或截止。同样地,设置在第三子像素SP3和第四像素SP4的每一个的像素电路PC中的第一开关TFT Tsw1和第二开关TFT Tsw2可利用通过偶数栅极线GLe的第一栅极线和第二栅极线提供的相同的扫描信号同时导通或截止,或者可利用通过偶数栅极线GLe的第一栅极线和第二栅极线提供的不同的扫描信号单独导通或截止。例如,在第一至第四子像素SP1至SP4的每一个中,第一开关TFT Tsw1可基于通过第一栅极线提供的第一扫描信号导通,第二开关TFT Tsw2可基于通过第二栅极线提供的第二扫描信号导通。
[0156] 设置在第一至第四子像素SP1至SP4的每一个的像素电路PC中的第二开关TFT Tsw2可基于外部感测模式在数据充电时段(或区段)期间通过基准电源线RL给驱动TFT Tdr的源极节点n2传输基准电压,并且可在像素P的感测时段(或区段)期间将驱动TFT Tdr的源极节点n2中流动的电流传输至基准电源线RL,在这种情况下,驱动电路可感测提供至基准电源线RL的电流,以产生用于补偿驱动TFT Tdr的特性偏差的补偿数据,并且驱动电路可基于产生的补偿数据调制像素数据。例如,驱动TFT Tdr的特性偏差可包括阈值电压和/或迁移率的偏移。
[0157] 存储电容器Cst可设置在驱动TFT Tdr的栅极节点n1和源极节点n2的重叠区域中。存储电容器Cst可包括与驱动TFT Tdr的栅极电极连接的第一电容器电极、与驱动TFT Tdr的源极电极连接的第二电容器电极、以及形成在第一电容器电极与第二电容器电极之间的重叠区域中的介电层。存储电容器Cst可被充入驱动TFT Tdr的栅极节点n1和源极节点n2之间的差电压,然后可基于充入的电压导通或截止驱动TFT Tdr。
[0158] 驱动TFT Tdr可包括与第一开关TFT Tsw1的第二源极/漏极电极和存储电容器Cst的第一电容器电极连接的栅极电极n1(或栅极节点);与第二开关TFT Tsw2的第二源极/漏极电极、存储电容器Cst的第二电容器电极和像素电极PE共同连接的源极电极n2(或源极节点);以及与相邻的像素驱动电源线PL连接的漏极电极(或漏极节点)。
[0159] 设置在第一至第四子像素SP1至SP4的每一个的像素电路PC中的驱动TFT Tdr的漏极电极可通过电源共用线PSL连接至相邻的像素驱动电源线PL。电源共用线PSL可与第一方向X平行地从相邻的像素驱动电源线PL分支并且可设置在像素P的中央区域中。驱动TFT Tdr可基于存储电容器Cst的电压导通并且可控制从像素驱动电源线PL流动到发光器件ED的电流量。
[0160] 分别设置在第一至第四子像素SP1至SP4的像素电路PC中的驱动TFT Tdr可基于相应发光器件ED的发光效率而具有不同的尺寸(或沟道尺寸)。例如,第一子像素(或红色子像素)SP1的驱动TFT Tdr可具有比第二至第四子像素SP2至SP4的每一个的驱动TFT Tdr大的尺寸,第四子像素(或绿色子像素)SP4的驱动TFT Tdr可具有比第二子像素SP2和第三子像素SP2和SP3的每一个的驱动TFT Tdr大的尺寸,并且第二子像素(或蓝色子像素)SP2的驱动TFT Tdr可具有比第三子像素(或白色子像素)SP3的驱动TFT Tdr大的尺寸。
[0161] 可选择地,在第一至第四子像素SP1至SP4的每一个中,包括第一开关TFT Tsw1、第二开关TFT Tsw2、存储电容器Cst和驱动TFT Tdr的像素电路PC可实现为像素驱动芯片,设置在相应像素区域PA的电路区域中,并且连接至与之相邻的栅极线GLo和GLe、与之相邻的数据线DLo和DLe、以及像素驱动电源线PL。这种像素驱动芯片可响应于从相应栅极线GLo和GLe提供的扫描信号采样从相应数据线DLo和DLe提供的数据信号并且可将与采样的数据信号对应的数据电流提供至像素电极PE。
[0162] 根据实施例,像素驱动芯片可以是微芯片或对应于最小单位的芯片组,并且可以是具有精细尺寸并包括两个或更多个晶体管和一个或更多个电容器的半导体封装器件。像素驱动芯片可以响应于通过相应的栅极线GLo和GLe提供的扫描信号,对通过相应的数据线DLo和DLe提供的数据信号进行采样,并且可以基于采样的数据信号控制从像素驱动电源线PL流向发光器件ED的电流。
[0163] 像素电极PE可设置在第一至第四子像素SP1至SP4的每一个的发光区域中并且可连接至设置在相应像素电路PC中的驱动TFT Tdr的源极电极n2。
[0164] 基于显示设备的分辨率,像素电极PE可设置在相应子像素区域中而不与像素电路PC重叠或者与像素电路PC的一部分或全部重叠。
[0165] 发光器件ED可设置在像素电极PE上并且可电连接至像素电极PE。此外,发光器件ED可电连接至公共电极CE。即,发光器件ED可设置在像素电极PE与公共电极CE之间。发光器件ED可利用从相应像素电路PC提供的数据电流发光并且可将光照射到基板100的第一表面上方的部分。根据实施例,发光器件ED可包括自发光器件。
[0166] 可选择地,根据实施例,在像素电路PC中,可基于像素P的驱动(或操作)方式省略第二开关TFT Tsw2,在这种情况下,也可省略设置在基板100上的基准电源线RL。
[0167] 图5是示出根据图2和图3中所示的本公开内容的实施例的栅极驱动电路的示图,图6是示出连接到图5所示的多个级电路单元的栅极线的示图。
[0168] 参考图2至图6,根据本公开内容实施例的栅极驱动电路150可以用包括多个级电路单元1501至150m的移位寄存器来实现。
[0169] 多个级电路单元1501至150m中的每一个可以沿第一方向X单独地设置在基板100的第一表面上的每个水平行中,并且多个级电路单元1501至150m可以沿第二方向Y彼此非独立地连接。多个级电路单元1501到150m中的每一个可以响应于通过焊盘部110和栅极控制线组GCL提供的栅极控制信号而以预定顺序生成扫描信号,并且可以将扫描信号提供给相应的栅极线GL。
[0170] 根据实施例,多个级电路单元1501至150m中的每一个可以包括第一至第x(其中x是2或更大的自然数)级电路STC1至STCx。
[0171] 第一级电路STC1至第x级电路STCx可以分别设置在显示区域AA的第一方向X上的每个水平行中限定的第一水平分割区域HDA1至第x水平分割区域HDAx中。第一级电路STC1至第x级电路STCx中的每一个可以响应于通过焊盘部110和栅极控制线组GCL提供的栅极控制信号,以预定顺序生成扫描信号,并可以将扫描信号提供给相应的栅极线GL。
[0172] 根据实施例,多条栅极线GL可以包括第一栅极分割线GLd1至第x栅极分割线GLdx,其分别设置在相对于第一方向X的每个水平行的第一水平分割区域HDA1至第x水平分割区域HDAx中,并且彼此电断开。在这种情况下,设置在第一水平分割区域HDA1至第x水平分割区域HDAx的每一个中的多个像素P可以连接到设置在相应水平分割区域HDA1至HDAx中的第一栅极分割线GLd1至第x栅极分割线GLdx。例如,设置在第一水平分割区域HDA1中的多个像素P可以连接到设置在第一水平分割区域HDA1中的第一栅极分割线GLd1。
[0173] 根据另一实施例,多条栅极线GL中的每一条可以被实现为线型,其从相对于第一方向X的相应水平行的一侧连续地连接到相应水平行的另一侧。在这种情况下,设置在每个水平行中的多个像素P可以共同连接到相应的栅极线GL。
[0174] 第一级电路STC1至第x级电路STCx中的每一个可以包括多个分支电路BC1至BCn和分支网络BN。
[0175] 多个分支电路BC1至BCn中的每一个可以通过分支网络BN选择性地连接到栅极控制线组GCL中的线,并且可以通过分支网络BN相互电连接。多个分支电路BC1至BCn中的每一个可以基于通过栅极控制线组GCL和分支网络BN中的每一条线提供的栅极控制信号以及在分支网络BN之间传送的信号生成扫描信号,并且可以将扫描信号提供给相应的栅极线GL。
[0176] 多个分支电路BC1至BCn中的每一个可包括构成一个级电路STC的多个TFT中的至少一个。例如,多个分支电路BC1至BCn中的每一个可对应于构成图8和9中所示的一个级电路STC的第一至第四十三TFT T1至T43中的至少一个。
[0177] 根据实施例,多个分支电路BC1至BCn中的每一个可在基板100的每个水平行中设置在两个像素P之间的电路区域中,但不限于此,并且可基于构成一个级电路单元STC的TFT的数量和设置在一个水平行中的像素P的数量,分离地设置(或分散地设置)在多个像素P之间。
[0178] 分支网络BN可以设置在基板100的每个水平行中,并且可以电连接多个分支电路BC1到BCn。此外,分支网络BC可电连接到对应栅极线GL,且可将多个分支电路BC1到BCn中的至少一个电连接到栅极控制线组GCL。根据实施例,分支网络BN可以包括多个节点和网络线。
[0179] 多个控制节点可以设置在基板100的每个水平行中,并且可以选择性地连接到一个水平行中的多个分支电路BC1至BCn。例如,多个控制节点可以设置在每个水平行中布置的多个像素区域的上边缘区域(或下边缘区域)中。
[0180] 网络线可以选择性地连接到设置在基板100上的栅极控制线组GCL的线,并且可以选择性地连接到多个分支电路BC1到BCn。例如,网络线可以向相应的分支电路BC提供通过栅极控制线组GCL的线提供的栅极控制信号,并且可以在多个分支电路BC1至BCn之间传送信号。
[0181] 根据本公开内容实施例,栅极驱动电路150或级电路单元1501至150m中的每一个还可以包括用于修复第一级电路STC1至第x级电路STCx中的至少一个的异常操作或未驱动的多个电路修复部分170。
[0182] 多个电路修复部分170中的每一个可以设置在第一级电路STC1至第x级电路STCx的相邻级电路之间。多个电路修复部分170中的每一个可以设置在第一级电路STC1至第x级电路STCx的分支网络BN之间。
[0183] 根据实施例,多个电路修复部分170中的每一个可以设置在基板100上以在第一方向X上与两个相邻级电路STC的分支网络BN重叠。即,多个电路修复部分170可以设置在基板100上,以与设置在第一级电路STC1至第x级电路STCx之中的第y(其中y是1至x)级电路STCy和第y+1级电路STCy+1的每一个中的分支网络BN的端部重叠,并与其电隔离。例如,在第一方向X上,与电路修复部分170重叠的第y级电路STCy和第y+1级电路STCy+1的分支网络BN可以在电路修复部分170上彼此分开,或者可以彼此电断开。
[0184] 同样地,多个电路修复部分170中的每一个可以被设置在第一级电路STC1至第x级电路STCx中的每一个的进位输出端子之间。
[0185] 当实现第一级电路STC1至第x级电路STCx之中的第y级电路STCy的多个分支电路BC1至BCn中的至少一个异常操作或未被驱动时,多个电路修复部分170中的至少一个可以通过激光修复处理使第y级电路STCy或多个分支电路BC1至BCn正常操作。
[0186] 根据实施例,当实现第y级电路STCy的多个分支电路BC1至BCn中的至少一个异常操作或未被驱动时,在激光修复处理中,可以激光切割异常操作的分支电路BC和相应的分支网络BN之间的连接线,并且设置在第y级电路STCy中的分支网络BN可以电连接到第y‑1级电路STCy‑1或第y+1级电路STCy+1的分支网络BN,从而第y级电路STCy或多个分支电路BC1至BCn可以正常操作。在激光修复处理之后,第y级电路STCy可以共享第y‑1级电路STCy‑1或第y+1级电路STCy+1的分支网络BN,因此,设置在第y级电路STCy中的多个分支电路BC1至BCn中的至少一个可通过第y‑1级电路STCy‑1或第y+1级电路STCy+1的分支网络BN传送或接收信号以正常操作。
[0187] 图7是示出设置在图5和图6所示的第i级电路单元中的任意级电路的电路图。
[0188] 参考图5至图7,根据本公开内容,第i级电路单元150i的级电路STC可响应于从设置在基板100上的栅极控制线组GCL提供的栅极控制信号输出两个扫描信号SS1和SS2以及进位信号CS。
[0189] 根据实施例,栅极控制信号可包括:起始信号Vst;包括多个扫描时钟sCLK和多个进位时钟cCLK的多个移位时钟;第一至第三栅极驱动功率GVdd1、GVdd2和GVdd3;以及第一至第三栅极公共功率GVss1、GVss2和GVss3。在这种情况下,栅极控制线组GCL可包括起始信号线、多条扫描时钟线、多条进位时钟线、第一至第三栅极驱动电源线、以及第一至第三栅极公共电源线。
[0190] 根据实施例,栅极控制信号可包括第一至第j进位时钟和第一至第j扫描时钟。例如,j可以是4,但不限于此,可以是6、8或10或者更大的偶数。
[0191] 当栅极控制信号包括第一至第四进位时钟时,第一进位时钟可施加至第4k‑3(其中k是1到m/4)级电路单元,第二进位时钟可施加至第4k‑2级电路单元,第三进位时钟可施加至第4k‑1级电路单元,并且第四进位时钟可施加至第4k级电路单元。当栅极控制信号包括第一至第四扫描时钟时,第一和第二扫描时钟可施加至奇数级电路单元,并且第三和第四扫描时钟可施加至偶数级电路单元。
[0192] 此外,根据实施例,栅极控制信号可进一步包括正向驱动信号FWS和反向驱动信号BWS。在这种情况下,栅极控制线组GCL可进一步包括正向驱动信号线和反向驱动信号线。
[0193] 根据实施例,栅极控制信号可进一步包括用于外部感测模式的外部感测线选择信号Slss、外部感测复位信号Srst和外部感测控制信号Scs。在这种情况下,栅极控制线组GCL可进一步包括外部感测选择信号线、外部感测复位信号线和外部感测控制信号线。
[0194] 根据本公开内容,第i级电路单元150i的级电路STC可包括分支网络BN、节点控制电路NCC、第一反相器电路IC1、第二反相器电路IC2、节点复位电路NRC和输出缓冲器电路OBC。
[0195] 分支网络BN可选择性地连接至栅极控制线组GCL的线。根据实施例,分支网络BN可包括第一至第三控制节点Q、QBo和QBe以及网络线NL。
[0196] 第一至第三控制节点Q、QBo和QBe的每一个可设置在基板100的第i水平行中布置的每个像素区域的上边缘区域(或下边缘区域)。第一至第三控制节点Q、QBo和QBe的每一个可与第一方向X或第i栅极线平行设置。例如,第一至第三控制节点Q、QBo和QBe的每一个可与第i栅极线相邻设置。
[0197] 网络线NL可选择性地连接至栅极控制线组GCL的线并且可选择性地连接至第一至第三控制节点Q、QBo和QBe。此外,网络线NL可选择性地连接在构成级电路STC的电路之间。
[0198] 节点控制电路NCC、第一反向器电路IC1、第二反向器电路IC2和节点复位电路NRC可称为逻辑电路单元。输出缓冲器电路OBC可称为输出电路单元。
[0199] 节点控制电路NCC可实现为控制第一至第三控制节点Q、QBo和QBe的每一个的电压。
[0200] 根据实施例,节点控制电路NCC可通过网络线NL连接至第一至第三控制节点Q、QBo和QBe的每一个,并且可响应于通过网络线NL提供的起始信号Vst、复位信号Vrst和第一栅极驱动功率GVdd1控制第一至第三控制节点Q、QBo和QBe的每一个的电压。例如,起始信号Vst可以是从第i‑2级电路单元150i‑2输出的进位信号CS。复位信号Vrst可以是从第i+2级电路单元150i+2输出的进位信号CS。
[0201] 根据另一实施例,节点控制电路NCC可通过网络线NL连接至第一至第三控制节点Q、QBo和QBe的每一个,并且可响应于通过网络线NL提供的起始信号Vst、复位信号Vrst、正向驱动信号FWS、反向驱动信号BWS和第一栅极驱动功率GVdd1控制第一至第三控制节点Q、QBo和QBe的每一个的电压。例如,当正向驱动信号FWS具有高电压电平(或高电位电压电平)时,反向驱动信号BWS可具有低电压电平(或低电位电压电平),当正向驱动信号FWS具有低电压电平(或低电位电压电平)时,反向驱动信号BWS可具有高电压电平(或高电位电压电平)。例如,当正向驱动信号FWS具有高电压电平时,栅极驱动电路150可基于正向扫描驱动从第一条栅极线起一直到最后一条栅极线提供扫描信号,当反向驱动信号BWS具有高电压电平时,栅极驱动电路150可基于反向扫描驱动从最后一条栅极线起一直到第一条栅极线提供扫描信号。本文中,高电压电平可被称为第一电压电平、高电位电压电平、栅极导通电压电平或晶体管导通电压电平,低电压电平可被称为第二电压电平、低电位电压电平、栅极截止电压电平或晶体管截止电压电平。
[0202] 第一反相器电路IC1可基于第一控制节点Q的电压控制或放电第二控制节点QBo的电压。根据实施例,第一反相器电路IC1可通过网络线NL连接至第二栅极驱动功率GVdd2、第一控制节点Q、第二控制节点QBo、第一栅极公共功率GVss1和第二栅极公共功率GVss2。第一反相器电路IC1可响应于第二栅极驱动功率GVdd2和第一控制节点Q的电压将第一栅极公共功率GVss1提供至第二控制节点QBo,以将第二控制节点QBo的电压放电。
[0203] 第二反相器电路IC2可基于第一控制节点Q的电压控制或放电第三控制节点QBe的电压。根据实施例,第二反相器电路IC2可通过网络线NL连接至第三栅极驱动功率GVdd3、第一控制节点Q、第三控制节点QBe、第一栅极公共功率GVss1和第二栅极公共功率GVss2。第二反相器电路IC2可响应于第三栅极驱动功率GVdd3和第一控制节点Q的电压将第一栅极公共功率GVss1提供至第三控制节点QBe,以将第三控制节点QBe的电压放电。
[0204] 第二栅极驱动功率GVdd2和第三栅极驱动功率GVdd3可具有反相(或彼此相反)的电压电平。例如,当第二栅极驱动功率GVdd2具有高电压电平时,第三栅极驱动功率GVdd3可具有低电压电平,当第二栅极驱动功率GVdd2具有低电压电平时,第三栅极驱动功率GVdd3可具有高电压电平。
[0205] 第二栅极公共功率GVss2和第一栅极公共功率GVss1可具有相同的电压电平或不同的电压电平。
[0206] 节点复位电路NRC可在第一控制节点Q的电压具有高电压电平时,保持第二控制节点QBo和第三控制节点QBe的每一个的电压电平。
[0207] 根据实施例,节点复位电路NRC可响应于通过网络线NL提供的起始信号Vst和复位信号Vrst,同时将第二控制节点QBo的电压和第三控制节点QBe的电压复位。例如,节点复位电路NRC可响应于起始信号Vst和复位信号Vrst,将第一栅极公共功率GVss1提供至第二控制节点QBo和第三控制节点QBe,因而可将第二控制节点QBo和第三控制节点QBe保持在第一栅极公共功率GVss1的电压电平。
[0208] 根据另一实施例,节点复位电路NRC响应于通过网络线NL提供的起始信号Vst、复位信号Vrst、正向驱动信号FWS和反向驱动信号BWS,同时将第二控制节点QBo的电压和第三控制节点QBe的电压复位。例如,节点复位电路NRC可响应于起始信号Vst、复位信号Vrst、正向驱动信号FWS和反向驱动信号BWS,将第一栅极公共功率GVss1提供至第二控制节点QBo和第三控制节点QBe,因而可将第二控制节点QBo和第三控制节点QBe的每一个保持在第一栅极公共功率GVss1的电压电平。
[0209] 输出缓冲器电路OBC可实现为基于通过网络线NL提供的进位时钟cCLK、扫描时钟sCLK、第一栅极公共功率GVss1和第三栅极公共功率GVss3,响应于第一至第三控制节点Q、QBo和QBe的每一个的电压,依次输出具有栅极导通电压电平的两个扫描信号SS1和SS2或者依次输出具有栅极截止电压电平的两个扫描信号SS1和SS2。
[0210] 根据实施例,当第一控制节点Q的电压具有高电压电平时并且第二和第三控制节点QBo和QBe的每一个的电压具有低电压电平时,输出缓冲器电路OBC可输出对应于进位时钟cCLK的进位信号CS、对应于奇数扫描时钟sCLKo的第一扫描信号SS1和对应于偶数扫描时钟sCLKe的第二扫描信号SS2的每一个。例如,进位信号CS可作为起始信号Vst提供至第i+2级电路单元,第一扫描信号SS1可提供至奇数栅极线GLo(或第i栅极线GL),第二扫描信号SS2可提供至偶数栅极线GLe(或第i+1栅极线GL)。
[0211] 根据实施例,当第一控制节点Q和第三控制节点QBe的每一个的电压具有低电压电平并且第二控制节点QBo的电压具有高电压电平时,输出缓冲器电路OBC可输出各自具有与第三栅极公共功率GVss3的电压电平对应的栅极截止电压电平的第一扫描信号SS1和第二扫描信号SS2的每一个,并且可输出具有与第一栅极公共功率GVss1的电压电平对应的栅极截止电压电平的进位信号CS。
[0212] 根据实施例,当第一控制节点Q和第二控制节点QBo的每一个的电压具有低电压电平并且第三控制节点QBe的电压具有高电压电平时,输出缓冲器电路OBC可输出具有与第三栅极公共功率GVss3的电压电平对应的栅极截止电压电平的第一扫描信号SS1和第二扫描信号SS2的每一个,并且可输出具有与第一栅极公共功率GVss1的电压电平对应的栅极截至电压电平的进位信号CS。
[0213] 第一至第三栅极公共功率GVss1、GVss2和GVss3可具有相同的电压电平或不同的电压电平。
[0214] 根据本公开内容,第i级电路单元150i的级电路STC可进一步包括第四控制节点Qm、第一感测控制电路SCC1和第二感测控制电路SCC2。此处,第一感测控制电路SCC1和第二感测控制电路SCC2可以与节点控制电路NCC、第一反相器电路IC1、第二反相器电路IC2和节点复位电路NRC一起被称为逻辑电路单元。
[0215] 第四控制节点Qm可电连接在第一感测控制电路SCC1与第二感测控制电路SCC2之间。第四控制节点Qm可包括在分支网络BN中并且可通过网络线NL电连接在第一感测控制电路SCC1与第二感测控制电路SCC2之间。
[0216] 第一感测控制电路SCC1可响应于通过分支网络BN提供的进位信号CS、外部感测线选择信号Slss、外部感测控制信号Scs、外部感测复位信号Srst和第一栅极驱动功率GVdd1控制第一控制节点Q和第四控制节点Qm的每一个的电压。例如,第一感测控制电路SCC1可响应于具有高电压电平的进位信号CS和具有高电压电平的外部感测线选择信号Slss,将第一栅极驱动功率GVdd1充电到第四控制节点Qm,然后可响应于充电到第四控制节点Qm中的电压、在垂直消隐时段的前期提供的具有高电压电平的外部感测控制信号Scs、以及第一栅极驱动功率GVdd1控制第一控制节点Q的电压。因此,输出缓冲器电路OBC可基于第一控制节点Q的电压在垂直消隐时段期间输出对应于进位时钟cCLK的进位信号CS、对应于奇数扫描时钟sCLKo的第一扫描信号SS1和对应于偶数扫描时钟sCLKe的第二扫描信号SS2的每一个。
[0217] 此外,第一感测控制电路SCC1可响应于通过分支网络BN提供的外部感测复位信号Srst将第一控制节点Q的电压放电。例如,第一感测控制电路SCC1可响应于在垂直消隐时段的后期提供的具有高电压电平的外部感测复位信号Srst将第一栅极公共功率GVss1提供至第一控制节点Q,以将第一控制节点Q的电压复位或初始化。
[0218] 第二感测控制电路SCC2可响应于第四控制节点Qm的电压和通过分支网络BN提供的外部感测控制信号Scs将第二控制节点QBo和第三控制节点QBe的每一个的电压放电。例如,第二感测控制电路SCC2可响应于具有高电压电平的第四控制节点Qm的电压和具有高电压电平的外部感测控制信号Scs,将第一栅极公共功率GVss1提供至第二控制节点QBo和第三控制节点QBe的每一个,以同时将第二控制节点QBo和第三控制节点QBe放电。
[0219] 图8是示出图7中所示的节点控制电路、第一反相器电路、第二反相器电路和第一感测控制电路的电路图。
[0220] 参照图5至图8,根据实施例,节点控制电路NCC可包括第一至第四节点控制电路NCC1至NCC4。
[0221] 在正向扫描驱动中,第一节点控制电路NCC1可响应于具有高电压电平的起始信号Vst和具有高电压电平的正向驱动信号FWS将正向驱动信号FWS的高电压电平充电到第一控制节点Q。此外,在反向扫描驱动中,第一节点控制电路NCC1可响应于具有高电压电平的起始信号Vst和具有低电压电平的正向驱动信号FWS将具有低电压电平的正向驱动信号线电连接至第一控制节点Q,以将充入第一控制节点Q的电压放电至低电压电平。
[0222] 第一节点控制电路NCC1可包括第一至第三TFT T1至T3。
[0223] 第一TFT T1可响应于起始信号Vst将正向驱动信号FWS输出至第一连接节点Nc1。例如,第一TFT T1可基于具有高电压电平的起始信号Vst导通,并且可将通过正向驱动信号线提供的正向驱动信号FWS输出至第一连接节点Nc1。
[0224] 第二TFT T2可响应于起始信号Vst将第一连接节点Nc1电连接至第一控制节点Q。例如,第二TFT T2可基于具有高电压电平的起始信号Vst导通,并且可将通过第一TFT T1和第一连接节点Nc1提供的正向驱动信号FWS输出至第一控制节点Q。
[0225] 第三TFT T3可响应于第一控制节点Q的电压将通过第一栅极驱动电源线提供的第一栅极驱动功率GVdd1提供至第一连接节点Nc1。例如,第三TFT T3可基于具有高电压电平的第一控制节点Q的电压导通,并且可将第一栅极驱动功率GVdd1传输至第一TFT T1与第二TFT T2之间的第一连接节点Nc1,由此防止第一控制节点Q的电流泄露。例如,第三TFT T3可增加第二TFT T2的栅极电压与第一连接节点Nc1的电压之间的电压差,从而使基于具有低电压电平的起始信号Vst截止的第二TFT T2截止,因而可通过截止的第二TFT T2防止第一控制节点Q的压降,由此稳定地保持第一控制节点Q的电压。
[0226] 在反向扫描驱动中,第二节点控制电路NCC2可响应于具有高电压电平的复位信号Vrst和具有高电压电平的反向驱动信号BWS将反向驱动信号BWS的高电压电平充电到第一控制节点Q。此外,在正向扫描驱动中,第二节点控制电路NCC2可响应于具有高电压电平的复位信号Vrst和具有低电压电平的反向驱动信号BWS将具有低电压电平的反向驱动信号线电连接至第一控制节点Q,以将充入第一控制节点Q的电压放电至低电压电平。
[0227] 根据实施例,第二节点控制电路NCC2可包括第四TFT T4和第五TFT T5。
[0228] 第四TFT T4可响应于复位信号Vrst输出反向驱动信号BWS。例如,第四TFT T4可基于具有高电压电平的复位信号Vrst导通,并且可将通过反向驱动信号线提供的反向驱动信号BWS输出至第二连接节点Nc2。
[0229] 第五TFT T5可响应于复位信号Vrst将第二连接节点Nc2电连接至第一连接节点Nc1。例如,第五TFT T5可基于具有高电压电平的复位信号Vrst导通,并且可将通过第四TFT T4和第二连接节点Nc2提供的反向驱动信号BWS输出至第一控制节点Q。
[0230] 第四TFT T4与第五TFT T5之间的第二连接节点Nc2可电连接至第一连接节点Nc1。因此,通过第一节点控制电路NCC1的第三TFT T3,第二连接节点Nc2可被提供通过第一栅极驱动电源线提供的第一栅极驱动功率GVdd1。因此,第一节点控制电路NCC1的第三TFT T3可增加第二节点控制电路NCC2的第五TFT T5的栅极电压与第二连接节点Nc2的电压之间的电压差,以使基于具有低电压电平的复位信号Vrst截止的第五TFT T5截止,因而可通过截止的第五TFT T5防止第一控制节点Q的压降(或电流泄露),由此稳定地保持第一控制节点Q的电压。
[0231] 第三节点控制电路NCC3可响应于第二控制节点QBo的电压将第一控制节点Q的电压放电。例如,第三节点控制电路NCC3可基于第二控制节点QBo的高电压电平在第一控制节点Q与第一栅极公共电源线之间形成电流路径,以将第一控制节点Q的电压放电到第一栅极公共电源线。
[0232] 根据实施例,第三节点控制电路NCC3可包括第六TFT T6和第七TFT T7。
[0233] 第六TFT T6可响应于第二控制节点QBo的电压,给第二连接节点Nc2提供通过第一栅极公共电源线提供的第一栅极公共功率GVss1。例如,第六TFT T6可基于第二控制节点QBo的高电压电平导通并且可将第二连接节点Nc2电连接至第一栅极公共电源线。
[0234] 第七TFT T7可响应于第二控制节点QBo的电压将第二连接节点Nc2电连接至第一控制节点Q。例如,第七TFT T7可基于第二控制节点QBo的高电压电平导通并且可将第二连接节点Nc2电连接至第一控制节点Q。
[0235] 第七TFT T7可基于第二控制节点QBo的低电压电平截止,基于通过第一节点控制电路NCC1的第三TFT T3提供至第二连接节点Nc2的第一栅极驱动功率GVdd1,截止的第七TFT T7的栅极电压与第二连接节点Nc2的电压之间的电压差可增加,由此基于第二控制节点QBo的低电压电平截止的第七TFT T7可基于提供至第二连接节点Nc2的第一栅极驱动功率GVdd1完全截止。因此,因为第七TFT T7完全截止,可防止第一控制节点Q经由第三节点控制电路NCC3的压降(或电流泄露),由此稳定地保持第一控制节点Q的电压。
[0236] 第四节点控制电路NCC4可响应于第三控制节点QBe的电压将第一控制节点Q的电压放电。例如,第四节点控制电路NCC4可基于第三控制节点QBe的高电压电平在第一控制节点Q与第一栅极公共电源线之间形成电流路径,以将第一控制节点Q的电压放电到第一栅极公共电源线。
[0237] 根据实施例,第四节点控制电路NCC4可包括第八TFT T8和第九TFT T9。
[0238] 第八TFT T8可响应于第三控制节点QBe的电压,给第二连接节点Nc2提供通过第一栅极公共电源线提供的第一栅极公共功率GVss1。例如,第八TFT T8可基于第三控制节点QBe的高电压电平导通并且可将第二连接节点Nc2电连接至第一栅极公共电源线。
[0239] 第九TFT T9可响应于第三控制节点QBe的电压将第二连接节点Nc2电连接至第一控制节点Q。例如,第九TFT T9可基于第三控制节点QBe的高电压电平导通并且可将第二连接节点Nc2电连接至第一控制节点Q。
[0240] 第九TFT T9可基于第三控制节点QBe的低电压电平截止,基于通过第一节点控制电路NCC1的第三TFT T3提供至第二连接节点Nc2的第一栅极驱动功率GVdd1,截止的第九TFT T9的栅极电压与第二连接节点Nc2的电压之间的电压差可增加,由此基于第三控制节点QBe的低电压电平截止的第九TFT T9可基于提供至第二连接节点Nc2的第一栅极驱动功率GVdd1完全截止。因此,因为第九TFT T9完全截止,可防止第一控制节点Q经由第四节点控制电路NCC4的压降(或电流泄露),由此稳定地保持第一控制节点Q的电压。
[0241] 第一反相器电路IC1可响应于第一控制节点Q的电压和第二栅极驱动功率GVdd2将第二控制节点QBo的电压放电。例如,第一反相器电路IC1可基于第一控制节点Q的高电压电平在第二控制节点QBo与第一栅极公共电源线之间形成电流路径,以将第二控制节点QBo的电压放电到第一栅极公共电源线。
[0242] 根据实施例,第一反相器电路IC1可包括第十至第十三TFT T10至T13和第一电容器C1。
[0243] 第十TFT T10可基于第二栅极驱动功率GVdd2导通或截止,并且可在导通时将具有高电压电平的第二栅极驱动功率GVdd2提供至第一内部节点Ni1。根据实施例,第十TFT T10可在第二栅极驱动功率GVdd2与第一内部节点Ni1之间进行二极管连接。
[0244] 第十一TFT T11可基于第一控制节点Q的电压导通或截止,并且可在导通时将第一内部节点Ni1的电压放电到第二栅极公共电源线。
[0245] 第十二TFT T12可基于第一内部节点Ni1的电压导通或截止,并且可在导通时将第二栅极驱动功率GVdd2提供至第二控制节点QBo。
[0246] 第十三TFT T13可基于第一控制节点Q的电压导通或截止,并且可在导通时将第二控制节点QBo的电压放电到第一栅极公共电源线。
[0247] 第一电容器C1可形成在第十二TFT T12和第十三TFT T13之间的节点(或第二控制节点QBo)与第一内部节点Ni1之间。例如,第一电容器C1可允许基于第二栅极驱动功率GVdd2的电压变化在第一内部节点Ni1中发生自举。因此,当第二栅极驱动功率GVdd2的电压电平变化时,由于第一电容器C1和第二栅极驱动功率GVdd2的耦合导致的自举,第一内部节点Ni1的电压也可随着第二栅极驱动功率GVdd2的电压变化发生变化,由此更加增强第十二TFT T12的输出特性。
[0248] 第二反相器电路IC2可响应于第一控制节点Q的电压和第三栅极驱动功率GVdd3将第三控制节点QBe的电压放电。例如,第二反相器电路IC2可基于第一控制节点Q的高电压电平在第三控制节点QBe与第一栅极公共电源线之间形成电流路径,以将第三控制节点QBe的电压放电到第一栅极公共电源线。
[0249] 根据实施例,第二反相器电路IC2可包括第十四至第十七TFT T14至T17和第二电容器C2。
[0250] 第十四TFT T14可基于第三栅极驱动功率GVdd3导通或截止,并且可在导通时将具有高电压电平的第三栅极驱动功率GVdd3提供至第二内部节点Ni2。根据实施例,第十四TFT T14可在第三栅极驱动功率GVdd3与第二内部节点Ni2之间进行二极管连接。
[0251] 第十五TFT T15可基于第一控制节点Q的电压导通或截止,并且可在导通时将第二内部节点Ni2的电压放电到第二栅极公共电源线。
[0252] 第十六TFT T16可基于第二内部节点Ni2的电压导通或截止,并且可在导通时将第三栅极驱动功率GVdd3提供至第三控制节点QBe。
[0253] 第十七TFT T17可基于第一控制节点Q的电压导通或截止,并且可在导通时将第三控制节点QBe的电压放电到第一栅极公共电源线。
[0254] 第二电容器C2可形成在第十六TFT T16和第十七TFT T17之间的节点(或第三控制节点QBe)与第二内部节点Ni2之间。例如,第二电容器C2可允许基于第三栅极驱动功率GVdd3的电压变化在第二内部节点Ni2中发生自举。因此,当第三栅极驱动功率GVdd3的电压电平变化时,由于第二电容器C2和第三栅极驱动功率GVdd3的耦合导致的自举,第二内部节点Ni2的电压也可随着第三栅极驱动功率GVdd3的电压变化发生变化,由此更加增强第十六TFT T16的输出特性。
[0255] 第一感测控制电路SCC1可响应于进位信号CS、外部感测线选择信号Slss、外部感测控制信号Scs、外部感测复位信号Srst和第一栅极驱动功率GVdd1控制第一控制节点Q和第四控制节点Qm的每一个的电压。
[0256] 根据实施例,第一感测控制电路SCC1可包括第五节点控制电路NCC5和第六节点控制电路NCC6。
[0257] 第五节点控制电路NCC5可响应于进位信号CS、外部感测线选择信号Slss、外部感测控制信号Scs和第一栅极驱动功率GVdd1控制第一控制节点Q和第四控制节点Qm的每一个的电压。
[0258] 根据实施例,第五节点控制电路NCC5可包括第三十三至第三十七TFT T33至T37和第三电容器C3。
[0259] 第三十三TFT T33可响应于与起始信号Vst一起提供的外部感测线选择信号Slss,将进位信号CS输出至第三连接节点Nc3。例如,第三十三TFT T33可基于具有高电压电平的外部感测线选择信号Slss导通,并且可将进位信号CS输出至第三连接节点Nc3。
[0260] 第三十四TFT T34可响应于外部感测线选择信号Slss将第三连接节点Nc3电连接至第四控制节点Qm。例如,第三十四TFT T34可基于具有高电压电平的外部感测线选择信号Slss导通,并且可将通过第三十三TFT T33和第三连接节点Nc3提供的进位信号CS提供至第四控制节点Qm。第三连接节点Nc3可以是第三十三TFT T33与第三十四TFT T34之间的连接线。
[0261] 第三十五TFT T35可响应于第四控制节点Qm的电压将第一栅极驱动功率GVdd1提供至第三连接节点Nc3。例如,第三十五TFT T35可基于具有高电压电平的第四控制节点Qm的电压导通,并且可将第一栅极驱动功率GVdd1提供至第三连接节点Nc3,由此防止第四控制节点Qm的电流泄露。例如,第三十五TFT T35可增加第三十四TFT T34的栅极电压与第三连接节点Nc3的电压之间的电压差,因而可使基于具有低电压电平的外部感测线选择信号Slss截止的第三十四TFT T34截止,由此通过截止的第三十四TFT T34防止第四控制节点Qm的压降(或电流泄露),以稳定地保持第四控制节点Qm的电压。
[0262] 第三十六TFT T36可响应于第四控制节点Qm的电压将第一栅极驱动功率GVdd1输出至第三十七TFT T37。例如,第三十六TFT T36可基于具有高电压电平的第四控制节点Qm的电压导通并且可将第一栅极驱动功率GVdd1提供至第三十七TFT T37。
[0263] 第三十七TFT T37可响应于外部感测控制信号Scs将第三十六TFT T36电连接至第一控制节点Q。例如,第三十七TFT T37可基于具有高电压电平的外部感测控制信号Scs导通,并且可将通过第三十六TFT T36提供的第一栅极驱动功率GVdd1提供至第一控制节点Q,以将第一栅极驱动功率GVdd1的电压电平充电到第一控制节点Q中。
[0264] 第三电容器C3可形成在第四控制节点Qm与第一栅极驱动电源线之间并且可存储第四控制节点Qm与第一栅极驱动电源线之间的差电压。例如,第三电容器C3的第一电极可电连接至与第三十五TFT T35的栅极电极和第三十六TFT T36的栅极电极公共地连接的第四控制节点Qm,并且第三电容器C3的第二电极可电连接至第一栅极驱动电源线。第三电容器C3可根据第三十三TFT T33、第三十四TFT T34和第三十五TFT T35的导通存储进位信号CS,并且当第三十三TFT T33、第三十四TFT T34和第三十五TFT T35截止时,第三电容器C3可使用存储的电压将第四控制节点Qm的电压保持在高电压电平。例如,第三电容器C3可在一个水平周期期间通过使用存储的电压将第四控制节点Qm的电压保持在高电压电平。
[0265] 第六节点控制电路NCC6可响应于外部感测复位信号Srst将第一控制节点Q的电压放电。例如,第六节点控制电路NCC6可响应于具有高电压电平的外部感测复位信号Srst将第一栅极公共功率VGss1提供至第一控制节点Q,由此将第一控制节点Q的电压复位或初始化。
[0266] 根据实施例,第六节点控制电路NCC6可包括第三十八TFT T38和第三十九TFT T39。
[0267] 第三十八TFT T38可响应于外部感测复位信号Srst将通过第一栅极公共电源线提供的第一栅极公共功率VGss1提供至第二连接节点Nc2。例如,第三十八TFT T38可基于具有高电压电平的外部感测复位信号Srst导通,并且可将第一栅极公共功率VGss1输出至第二连接节点Nc2。
[0268] 第三十九TFT T39可响应于外部感测复位信号Srst将第二连接节点Nc2电连接至第一控制节点Q。例如,第三十九TFT T39可基于具有高电压电平的外部感测复位信号Srst导通,并且可将通过第三十八TFT T38和第二连接节点Nc2提供的第一栅极公共功率VGss1提供至第一控制节点Q。
[0269] 第三十八TFT T38与第三十九TFT T39之间的第二连接节点Nc2可电连接至第一连接节点Nc1。因此,第二连接节点Nc2可通过第一节点控制电路NCC1的第三TFT T3被提供第一栅极驱动功率GVdd1。因此,第一节点控制电路NCC1的第三TFT T3可增加第六节点控制电路NCC6的第三十九TFT T39的栅极电压与第二连接节点Nc2的电压之间的电压差,从而使基于具有低电压电平的外部感测复位信号Srst截止的第三十九TFT T39截止,因而可通过截止的第三十九TFT T39防止第一控制节点Q的压降(或电流泄露),由此稳定地保持第一控制节点Q的电压。
[0270] 可选择地,可省略第一感测控制电路SCC1。就是说,第一感测控制电路SCC1可以是基于像素的外部感测模式感测设置在像素的子像素中的驱动TFT的特征值的电路,当像素不以外部感测模式驱动时,第一感测控制电路SCC1会成为不需要的元件,因而可省略。
[0271] 图9是示出图7中所示的节点复位电路、输出缓冲器电路和第二感测控制电路的电路图。
[0272] 参照图5至图9,根据实施例,节点复位电路NRC可在第一控制节点Q的电压具有高电压电平时,保持第二控制节点QBo和第三控制节点QBe的每一个的电压电平。
[0273] 根据实施例,节点复位电路NRC可包括第十八至第二十三TFT T18至T23。
[0274] 第十八TFT T18可响应于起始信号Vst和正向驱动信号FWS将第四连接节点Nc4电连接至正向驱动信号线。例如,第十八TFT T18可基于具有高电压电平的起始信号Vst导通,并且可将正向驱动信号FWS提供至第四连接节点Nc4。
[0275] 第十九TFT T19可响应于第四连接节点Nc4的电压将第二控制节点QBo电连接至第一栅极公共电源线。例如,第十九TFT T19可基于第四连接节点Nc4的电压导通,并且可在第二控制节点QBo与第一栅极公共电源线之间形成电流路径,以将第二控制节点QBo的电压放电到第一栅极公共电源线,由此将第二控制节点QBo的电压复位至第一栅极公共功率GVss1的电压电平。
[0276] 第二十TFT T20可响应于第二控制节点QBo的电压将第四连接节点Nc4电连接至第一栅极公共电源线。例如,第二十TFT T20可基于第二控制节点QBo的高电压电平导通,并且可在第四连接节点Nc4与第一栅极公共电源线之间形成电流路径,以将第四连接节点Nc4的电压放电到第一栅极公共电源线,由此将第四连接节点Nc4的电压复位至第一栅极公共功率GVss1的电压电平。因此,当第二控制节点QBo的电压具有高电压电平时,第二十TFT T20可将第四连接节点Nc4的电压复位至第一栅极公共功率GVss1的电压电平,以使第十九TFT T19截止,因而可防止第二控制节点QBo的电压通过第十九TFT T19放电到第一栅极公共电源线。
[0277] 第二十一TFT T21可响应于复位信号Vrst和反向驱动信号BWS将第四连接节点Nc4电连接至反向驱动信号线。例如,第二十一TFT T21可基于具有高电压电平的复位信号Vrst导通并且可将具有高电压电平的反向驱动信号BWS提供至第四连接节点Nc4。
[0278] 第二十二TFT T22可响应于第四连接节点Nc4的电压将第三控制节点QBe电连接至第一栅极公共电源线。例如,第二十二TFT T22可基于第四连接节点Nc4的电压导通,并且可在第三控制节点QBe与第一栅极公共电源线之间形成电流路径,以将第三控制节点QBe的电压放电到第一栅极公共电源线,由此将第三控制节点QBe的电压复位至第一栅极公共功率GVss1的电压电平。
[0279] 第二十三TFT T23可响应于第三控制节点QBe的电压将第四连接节点Nc4电连接至第一栅极公共电源线。例如,第二十三TFT T23可基于第三控制节点QBe的高电压电平导通,并且可在第四连接节点Nc4与第一栅极公共电源线之间形成电流路径,以将第四连接节点Nc4的电压放电到第一栅极公共电源线,由此将第四连接节点Nc4的电压复位至第一栅极公共功率GVss1的电压电平。因此,当第三控制节点QBe的电压具有高电压电平时,第二十三TFT T23可将第四连接节点Nc4的电压复位至第一栅极公共功率GVss1的电压电平,以使第二十二TFT T22截止,因而可防止第三控制节点QBe的电压通过第二十二TFT T22放电到第一栅极公共电源线。
[0280] 第十九TFT T19和第二十二TFT T22可基于第四连接节点Nc4的电压同时导通或截止。
[0281] 例如,在栅极驱动电路150的正向扫描驱动中,基于通过根据具有高电压电平的起始信号Vst导通的第十八TFT T18而提供至第四连接节点Nc4的正向驱动信号FWS的高电压电平,第十九TFT T19和第二十二TFT T22可同时导通,并且基于通过根据第二控制节点QBo的高电压电平导通的第二十TFT T20而提供至第四连接节点Nc4的第一栅极公共功率GVss1,第十九TFT T19和第二十二TFT T22可同时截止,或者基于通过根据第三控制节点QBe的高电压电平导通的第二十三TFT T23而提供至第四连接节点Nc4的第一栅极公共功率GVss1,第十九TFT T19和第二十二TFT T22可同时截止。
[0282] 作为另一示例,在栅极驱动电路150的反向扫描驱动中,基于通过根据具有高电压电平的复位信号Vrst导通的第二十一TFT T21而提供至第四连接节点Nc4的反向驱动信号BWS的高电压电平,第十九TFT T19和第二十二TFT T22可同时导通,并且基于通过根据第三控制节点QBe的高电压电平导通的第二十三TFT T23而提供至第四连接节点Nc4的第一栅极公共功率GVss1,第十九TFT T19和第二十二TFT T22可同时截止,或者基于通过根据第二控制节点QBo的高电压电平导通的第二十TFT T20而提供至第四连接节点Nc4的第一栅极公共功率GVss1,第十九TFT T19和第二十二TFT T22可同时截止。
[0283] 输出缓冲器电路OBC可接收进位时钟cCLK、奇数扫描时钟sCLKo、偶数扫描时钟sCLKe、第一栅极公共功率GVss1和第三栅极公共功率GVss3,并且可响应于第一至第三控制节点Q、QBo和QBe的每一个的电压,基于进位时钟cCLK、扫描时钟sCLK、第一栅极公共功率GVss1和第三栅极公共功率GVss3输出第一扫描信号SS1、第二扫描信号SS2和进位信号CS。例如,当第一控制节点Q的电压具有高电压电平时,输出缓冲器电路OBC可输出对应于进位时钟cCLK的进位信号CS、对应于奇数扫描时钟sCLKo的第一扫描信号SS1和对应于偶数扫描时钟sCLKe的第二扫描信号SS2。
[0284] 根据实施例,输出缓冲器电路OBC可包括第一至第三输出缓冲器电路OBC1至OBC3。
[0285] 第一输出缓冲器电路OBC1可基于第一至第三控制节点Q、QBo和QBe的每一个的电压输出具有奇数扫描时钟sCLKo的电压电平或第三栅极公共功率GVss3的电压电平的第一扫描信号SS1。
[0286] 根据实施例,第一输出缓冲器电路OBC1可包括第二十四至第二十六TFT T24至T26和耦合电容器Cc。
[0287] 第二十四TFT T24(或第一上拉TFT)可基于第一控制节点Q的电压将具有与奇数扫描时钟sCLKo相对应的高电压电平的第一扫描信号SS1传输到第i栅极线GL。例如,第二十四TFT T24可包括与第一控制节点Q连接的栅极电极、与第一输出节点No1(或第一输出端子)连接的第一源极/漏极电极、以及与奇数扫描时钟线连接的第二源极/漏极电极。
[0288] 第二十五TFT T25(或奇数第一下拉TFT)可基于第二控制节点QBo的电压通过第一输出节点No1将第三栅极公共功率GVss3传输至第i栅极线GL。例如,第二十五TFT T25可包括与第二控制节点QBo连接的栅极电极、与第一输出节点No1连接的第一源极/漏极电极、以及与第三栅极公共电源线连接的第二源极/漏极电极。
[0289] 第二十六TFT T26(或偶数第一下拉TFT)可基于第三控制节点QBe的电压通过第一输出节点No1将第三栅极公共功率GVss3传输至第i栅极线GL。例如,第二十六TFT T26可包括与第三控制节点QBe连接的栅极电极、与第一输出节点No1连接的第一源极/漏极电极、以及与第三栅极公共电源线连接的第二源极/漏极电极。
[0290] 耦合电容器Cc可形成在第一控制节点Q与第一输出节点No1之间。例如,耦合电容器Cc可以是第二十四TFT T24的栅极电极与第一输出节点No1之间的寄生电容器。耦合电容器Cc可允许基于奇数扫描时钟sCLKo的相位偏移(或变化)在第一控制节点Q中发生自举。因此,当奇数扫描时钟sCLKo从低电压电平转变为高电压电平时,基于耦合电容器Cc与具有高电压电平的奇数扫描时钟sCLKo之间的耦合导致的自举,第一控制节点Q的电压可由于奇数扫描时钟sCLKo的高电压电平增长到更高电压。例如,随着具有高电压电平的奇数扫描时钟sCLKo提供至第二十四TFT T24的第二源极/漏极电极,通过第一节点控制电路NCC1被预充入正向驱动信号FWS的电压电平的第一控制节点Q的电压可增长到更高电压,因而第二十四TFT T24可完全导通,并且具有高电压电平的奇数扫描时钟sCLKo可作为第一扫描信号SS1通过第一输出节点No1和导通的第二十四TFT T24提供至第i栅极线GLi而没有电压损失。
[0291] 第二输出缓冲器电路OBC2可基于第一至第三控制节点Q、QBo和QBe的每一个的电压输出具有偶数扫描时钟sCLKe的电压电平或第三栅极公共功率GVss3的电压电平的第二扫描信号SS2。
[0292] 根据实施例,第二输出缓冲器电路OBC2可包括第二十七至第二十九TFT T27至T29。
[0293] 第二十七TFT T27(或第二上拉TFT)可基于第一控制节点Q的电压通过第二输出节点No2(或第二输出端子)将偶数扫描时钟sCLKe传输至第i+1栅极线GL。例如,第二十七TFT T27可包括与第一控制节点Q连接的栅极电极、与第二输出节点No2连接的第一源极/漏极电极、以及与偶数扫描时钟线连接的第二源极/漏极电极。第二十七TFT T27可基于第一控制节点Q的自举电压导通,因而可通过第二输出节点No2将通过偶数扫描时钟线提供的具有高电压电平的偶数扫描时钟sCLKe作为第二扫描信号SS2传输至第i+1栅极线GL而没有电压损失。
[0294] 第二十八TFT T28(或奇数第二下拉TFT)可基于第二控制节点QBo的电压通过第二输出节点No2将第三栅极公共功率GVss3传输至第i+1栅极线GL。例如,第二十八TFT T28可包括与第二控制节点QBo连接的栅极电极、与第二输出节点No2连接的第一源极/漏极电极、以及与第三栅极公共电源线连接的第二源极/漏极电极。
[0295] 第二十九TFT T29(或偶数第二下拉TFT)可基于第三控制节点QBe的电压通过第二输出节点No2将第三栅极公共功率GVss3传输至第i+1栅极线GL。例如,第二十九TFT T29可包括与第三控制节点QBe连接的栅极电极、与第二输出节点No2连接的第一源极/漏极电极、以及与第三栅极公共电源线连接的第二源极/漏极电极。
[0296] 第三输出缓冲器电路OBC3可基于第一至第三控制节点Q、QBo和QBe的每一个的电压输出具有进位时钟cCLK的电压电平或第一栅极公共功率GVss1的电压电平的进位信号CS。
[0297] 根据实施例,第三输出缓冲器电路OBC3可包括第三十至第三十二TFT T30至T32。
[0298] 第三十TFT T30(或第三上拉TFT)可基于第一控制节点Q的电压通过第三输出节点No3(或进位输出端子)输出进位时钟cCLK作为进位信号CS。例如,第三十TFT T30可包括与第一控制节点Q连接的栅极电极、与第三输出节点No3连接的第一源极/漏极电极、以及与进位时钟线连接的第二源极/漏极电极。第三十TFT T30可基于第一控制节点Q的自举电压导通,并且可通过第三输出节点No3将通过进位时钟线提供的具有高电压电平的进位时钟cCLK作为进位信号CS输出而没有电压损失。
[0299] 第三十一TFT T31(或奇数第三下拉TFT)可基于第二控制节点QBo的电压通过第三输出节点No3输出第一栅极公共功率GVss1作为进位信号CS。例如,第三十一TFT T31可包括与第二控制节点QBo连接的栅极电极、与第三输出节点No3连接的第一源极/漏极电极、以及与第一栅极公共电源线连接的第二源极/漏极电极。
[0300] 第三十二TFT T32(或偶数第三下拉TFT)可基于第三控制节点QBe的电压通过第三输出节点No3输出第一栅极公共功率GVss1作为进位信号CS。例如,第三十二TFT T32可包括与第三控制节点QBe连接的栅极电极、与第三输出节点No3连接的第一源极/漏极电极、以及与第一栅极公共电源线连接的第二源极/漏极电极。
[0301] 可替换地,耦合电容器Cc可形成在第一控制节点Q与第三输出节点No3之间。此外,耦合电容器Cc可形成在第一控制节点Q与第一输出节点No1之间的区域、第一控制节点Q与第二输出节点No2之间的区域、以及第一控制节点Q与第三输出节点No3之间的区域中的至少一个区域中。
[0302] 第二感测控制电路SCC2可响应于第四控制节点Qm的电压和外部感测控制信号Scs将第二控制节点QBo和第三控制节点QBe的每一个的电压放电。
[0303] 根据实施例,第二感测控制电路SCC2可包括第一节点放电电路NDC1和第二节点放电电路NDC2。
[0304] 第一节点放电电路NDC1可响应于第四控制节点Qm的电压和外部感测控制信号Scs将第二控制节点QBo的电压放电。例如,第一节点放电电路NDC1可响应于具有高电压电平的第四控制节点Qm的电压和具有高电压电平的外部感测控制信号Scs将第一栅极公共功率GVss1提供至第二控制节点QBo,因而可将第二控制节点QBo的电压放电到第一栅极公共电源线或者可将第二控制节点QBo的电压复位至第一栅极公共功率GVss1。
[0305] 根据实施例,第一节点放电电路NDC1可包括第四十TFT T40和第四十一TFT T41。
[0306] 第四十TFT T40可响应于第四控制节点Qm的电压将第一栅极公共功率GVss1传输至第四十一TFT T41。例如,第四十TFT T40可基于第四控制节点Qm的高电压电平导通并且可在第四十一TFT T41与第一栅极公共功率GVss1之间形成电流路径。
[0307] 第四十一TFT T41可响应于外部感测控制信号Scs将第二控制节点QBo电连接至第四十TFT T40。例如,第四十一TFT T41可基于具有高电压电平的外部感测控制信号Scs导通并且可在第二控制节点QBo与第四十TFT T40之间形成电流路径。在第四十TFT T40基于第四控制节点Qm的高电压电平导通的状态下,第四十一TFT T41基于具有高电压电平的外部感测控制信号Scs导通,因而第二控制节点QBo的电压可通过第四十一TFT T41和第四十TFT T40的每一个被放电到第一栅极公共电源线或者可复位至第一栅极公共功率GVss1。
[0308] 第二节点放电电路NDC2可响应于第四控制节点Qm的电压和外部感测控制信号Scs将第三控制节点QBe的电压放电。例如,第二节点放电电路NDC2可响应于具有高电压电平的第四控制节点Qm的电压和具有高电压电平的外部感测控制信号Scs将第一栅极公共功率GVss1提供至第三控制节点QBe,因而可将第三控制节点QBe的电压放电到第一栅极公共电源线或者可将第三控制节点QBe的电压复位至第一栅极公共功率GVss1。
[0309] 根据实施例,第二节点放电电路NDC2可包括第四十二TFT T42和第四十三TFT T43。
[0310] 第四十二TFT T42可响应于第四控制节点Qm的电压将第一栅极公共功率GVss1传输至第四十三TFT T43。例如,第四十二TFT T42可基于第四控制节点Qm的高电压电平导通并且可在第四十三TFT T43与第一栅极公共功率GVss1之间形成电流路径。
[0311] 第四十三TFT T43可响应于外部感测控制信号Scs将第三控制节点QBe电连接至第四十二TFT T42。例如,第四十三TFT T43可基于具有高电压电平的外部感测控制信号Scs导通并且可在第三控制节点QBe与第四十二TFT T42之间形成电流路径。在第四十二TFT T42基于第四控制节点Qm的高电压电平导通的状态下,第四十三TFT T43基于具有高电压电平的外部感测控制信号Scs导通,因而第三控制节点QBe的电压可通过第四十三TFT T43和第四十二TFT T42的每一个被放电到第一栅极公共电源线或者可复位至第一栅极公共功率GVss1。
[0312] 可替换地,可与第一感测控制电路SCC1一起省略第二感测控制电路SCC2。就是说,第一感测控制电路SCC1和第二感测控制电路SCC2的每一个可以是基于像素的外部感测模式感测设置在像素的子像素中的驱动TFT的特征值的电路,当像素不以外部感测模式驱动时,第一感测控制电路SCC1和第二感测控制电路SCC2的每一个会成为不需要的元件,因而可省略。
[0313] 图8和图9中所示的第一至第四十三TFT T1至T43可分离设置(或分散设置)在显示区域AA的一个水平行中并且可通过分支网络BN彼此连接,因而可构成图5中所示的多个分支电路BC1至BCn。例如,级电路STC1至STCx之一可包括第一至第n(其中n为43)分支电路BC1至BCn,分支电路BC1至BCn中设置有或提供有第一至第四十三TFT T1至T43,但不限于此,基于设置在一个水平行中的像素的数量,多个分支电路BC1至BCn的每一个可由第一至第四十三TFT T1至T43中的至少一个实现。
[0314] 另外,在图5至图9所示的级电路STC中,当设置在图3和图4所示的多个子像素SP1至SP4的每一个的像素电路PC中的第一开关TFT Tsw1和第二开关TFT Tsw2基于不同的第一扫描信号和第二扫描信号导通时,第一扫描信号SS1可用作通过奇数栅极线GLo的第一栅极线提供的第一扫描信号,第二扫描信号SS2可用作通过偶数栅极线GLe的第一栅极线提供的第一扫描信号。因此,图7和图9中所示的级电路STC的输出缓冲器电路OBC可进一步包括第四输出缓冲器电路和第五输出缓冲器电路。
[0315] 第四输出缓冲器电路可实现为给奇数栅极线GLo的第二栅极线输出第二扫描信号,并且第五输出缓冲器电路可实现为给偶数栅极线GLe的第二栅极线输出第二扫描信号。
[0316] 根据实施例,第四输出缓冲器电路可基于第一至第三控制节点Q、QBo和QBe的每一个的电压输出具有第二扫描奇数扫描时钟的电压电平或第三栅极公共功率GVss3的电压电平的第i个第二扫描信号。除第四输出缓冲器电路基于第二扫描奇数扫描时钟输出第i个第二扫描信号之外,第四输出缓冲器电路可包括与图9中所示的第一输出缓冲器电路OBC1大致相同的三个TFT,因而省略其详细描述。
[0317] 根据实施例,第五输出缓冲器电路可基于第一至第三控制节点Q、QBo和QBe的每一个的电压输出具有第二扫描偶数扫描时钟的电压电平或第三栅极公共功率GVss3的电压电平的第i+1个第二扫描信号。除第五输出缓冲器电路基于第二扫描偶数扫描时钟输出第i+1个第二扫描信号之外,第五输出缓冲器电路可包括与图9中所示的第二输出缓冲器电路OBC2大致相同的三个TFT,因而省略其详细描述。
[0318] 在图7至图9所示的级电路STC中,奇数扫描时钟sCLKo可被称为第一扫描奇数扫描时钟,偶数扫描时钟sCLKe可被称为第一扫描偶数扫描时钟。例如,第一扫描扫描时钟和第二扫描扫描时钟可具有相同的相位或不同的相位。此外,第一扫扫描描时钟和第二扫描扫描时钟可具有相同的时钟宽度或不同的时钟宽度。
[0319] 图10是沿图3中所示的线I‑I'截取的截面图,图11是图10中所示的区域“B2”的放大图。图10和11是用于描述根据本公开内容的显示设备的基板的截面结构的示图。在描述图10和图11时,与图3和图4的元件相同或对应的元件由相同的附图标记表示,并且在下面省略或简要描述它们的重复描述。
[0320] 参考图3、图4、图10和图12,在根据本公开内容的显示设备中,基板100可包括电路层101、平坦化层102、发光器件层103、隔堤部104、堰图案105和封装层106。
[0321] 电路层101可设置在基板100的第一表面100a上。电路层101可被称为像素阵列层或TFT阵列层。
[0322] 根据实施例,电路层101可包括缓冲层101a和电路阵列层101b。
[0323] 缓冲层101a可防止在制造TFT的工序的高温处理中,基板100中包括的诸如氢之类的物质扩散到电路阵列层101b。此外,缓冲层101a可防止外部水分或湿气渗透到发光器件层103中。例如,缓冲层101a可包括设置在基板100上并且包括SiNx的第一缓冲层BL1和设置在第一缓冲层BL1上并且包括SiOx的第二缓冲层BL2。
[0324] 电路阵列层101b可包括设置在缓冲层101a上的多条像素驱动线GL、DL、PL、RL、CPL、PSL、RDL和LCP;以及缓冲层101a上的像素电路PC,像素电路PC包括设置在多个像素区域PA的每一个中的驱动TFTTdr。
[0325] 设置在每个像素区域PA中的驱动TFTTdr可包括有源层ACT、栅极绝缘层GI、栅极电极GE、层间绝缘层101c、第一源极/漏极电极SD1、第二源极/漏极电极SD2、和钝化层101d。
[0326] 有源层ACT可设置在每个像素区域PA中的缓冲层101a上。有源层ACT可包括与栅极电极GE重叠的沟道区域、以及在沟道区域两侧的彼此平行的第一源极/漏极区域和第二源极/漏极区域。有源层ACT可在导电化工序中具有导电性,因此可以用作直接连接显示区域AA中的线或电连接设置在不同层的线的桥接结构的桥接线。
[0327] 栅极绝缘层GI可设置在有源层ACT的沟道区域中。栅极绝缘层GI可将有源层ACT与栅极电极GE绝缘。
[0328] 栅极电极GE可设置在栅极绝缘层GI上。栅极电极GE与有源层ACT的沟道区域可隔着它们之间的栅极绝缘层GI重叠。
[0329] 根据实施例,栅极电极GE可具有包括钼(Mo)、(Ti)、Mo‑Ti合金(MoTi)和(Cu)中至少之一的单层结构或多层结构。
[0330] 像素驱动线GL、DL、PL、RL、CPL、PSL、RDL和LCP之中的栅极线GL、电源共用线PSL、线连接图案LCP和基准分支线RDL的每一个可具有与栅极电极GE相同的材料,但不限于此。
[0331] 层间绝缘层101c可设置在基板100上以覆盖栅极电极GE和有源层ACT。层间绝缘层101c可将栅极电极GE与源极/漏极电极SD1和SD2电绝缘(或隔离)。
[0332] 第一源极/漏极电极SD1可设置在与有源层ACT的第一源极/漏极区域重叠的层间绝缘层101c上,并且可通过设置在层间绝缘层101c中的第一源极/漏极接触孔电连接至有源层ACT的第一源极/漏极区域。例如,第一源极/漏极电极SD1可以是驱动TFTTdr的源极电极,并且有源层ACT的第一源极/漏极区域可以是源极区域。
[0333] 第二源极/漏极电极SD2可设置在与有源层ACT的第二源极/漏极区域重叠的层间绝缘层101c上,并且可通过设置在层间绝缘层101c中的第二源极/漏极接触孔电连接至有源层ACT的第二源极/漏极区域。例如,第二源极/漏极电极SD2可以是驱动TFTTdr的漏极电极,并且有源层ACT的第二源极/漏极区域可以是漏极区域。
[0334] 根据实施例,源极/漏极电极SD1和SD2可具有包括与栅极电极GE相同材料的单层结构或多层结构。
[0335] 像素驱动线GL、DL、PL、RL、CPL、PSL、RDL和LCP之中的数据线DL、像素驱动电源线PL和基准电源线RL的每一个可包括与源极/漏极电极SD1和SD2相同的材料,但不限于此。栅极控制线组GCL的每条线可包括与源极/漏极电极SD1和SD2相同的材料,但不限于此。
[0336] 钝化层101d可设置在基板100的第一表面100a上以覆盖包括驱动TFTTdr的像素电路PC。根据实施例,钝化层101d可包括SiOx、SiNx、SiON或它们的多层,但不限于此。
[0337] 构成像素电路PC的第一开关TFTTsw1和第二开关TFTTsw2的每一个可与驱动TFTTdr一起形成,因而省略它们的详细描述。
[0338] 根据实施例,电路层101可进一步包括遮光层101e,遮光层101e设置在构成像素电路PC的TFTTdr、Tsw1和Tsw2的每一个的有源层ACT下方。
[0339] 遮光层(或遮光图案)101e可以以岛形状设置在基板100与有源层ACT之间。遮光层101e可被缓冲层101a覆盖。遮光层101e可阻挡通过基板100入射到有源层ACT上的光,由此防止或最小化由外部光导致的每个TFT的阈值电压变化。可选择地,遮光层101e可电连接至相应TFT的第一源极/漏极电极SD1,因而可用作相应TFT的下栅极电极,在这种情况下,可最小化或防止由光导致的每个TFT的特性变化和由偏置电压导致的每个TFT的阈值电压变化。
[0340] 此外,遮光层101e可用作像素驱动线GL、DL、PL、RL、CPL、PSL、RDL和LCP之中的电源共用线PSL、线连接图案LCP和基准分支线RDL中的至少一个,但不限于此。
[0341] 图5至图9中所示的栅极驱动电路150可与像素电路PC的驱动TFTTdr一起形成。例如,构成栅极驱动电路150的每一个级电路单元1501至150m中的每一个级电路STC1至STCx的多个TFT可与驱动TFTTdr一起形成,因而可实现设置在基板100上的每个水平行中的多个分支电路BC1至BCn。构成每一个级电路单元1501至150m的每一个级电路STC1至STCx中设置的分支网络BN的第一至第四控制节点Q、QBo、QBe和Qm可与栅极线GL一起形成。此外,基于要连接的每一个分支电路BC1至BCn的连接部分的位置,构成每一个级电路单元1501至150m的分支网络BN的网络线NL可与遮光层101e、栅极线GL和数据线DL中的至少一个一起形成,但不限于此。
[0342] 平坦化层102可设置在基板100的第一表面100a上并且可在电路层101上提供平坦表面。平坦化层102可覆盖设置在多个像素区域PA的每一个中的包括驱动TFTTdr的电路层101。根据实施例,平坦化层102可包括丙烯酸树脂环氧树脂树脂、聚酰胺树脂或聚酰亚胺树脂,但不限于此。
[0343] 根据实施例,平坦化层102可形成为覆盖除基板100的第一表面100a的边缘部分之外的电路层101。因此,设置在基板100的第一表面100a的边缘部分中的电路层101的钝化层101d可暴露而未被平坦化层102覆盖。
[0344] 发光器件层103可设置在平坦化层102上,并且可基于顶部发光型朝向基板100的第一表面100a发射光。
[0345] 根据实施例,发光器件层103可包括像素电极PE、发光器件ED和公共电极CE。
[0346] 像素电极PE可被称为发光器件层103的阳极电极、反射电极、下电极、或第一电极。
[0347] 像素电极PE可设置在与多个像素区域PA的每一个的发光区域EA重叠的平坦化层102上。像素电极PE可被图案化成岛形状以设置在每个像素区域PA中,并且可电连接至相应像素电路PC的驱动TFTTdr的第一源极/漏极电极SD1。像素电极PE的一侧可从像素区域PA的发光区域EA延伸至设置在电路区域CA中的驱动TFTTdr的第一源极/漏极电极SD1,并且可通过设置在钝化层101d和平坦化层102中的接触孔CH电连接至驱动TFTTdr的第一源极/漏极电极SD1。
[0348] 根据实施例,像素电极PE可包括功函数较低并且反射效率优良的金属材料。例如,像素电极PE可以以IZO/MoTi/ITO或ITO/MoTi/ITO的三层结构形成,或者可以以ITO/Cu/MoTi/ITO的四层结构形成。
[0349] 可选择地,像素驱动线GL、DL、PL、RL、CPL、PSL、RDL和LCP之中的线连接图案LCP可与像素电极PE一起由相同材料形成,但不限于此。此外,设置在基板100上的焊盘部110的焊盘可与像素电极PE一起由相同材料形成,但不限于此。
[0350] 发光器件ED可形成在像素电极PE上并且可直接接触像素电极PE。发光器件ED可以是公共地形成在多个子像素SP的每一个中而不以子像素SP为单位进行区分的公共层。发光器件ED可对在像素电极PE与公共电极CE之间流动的电流做出反应,从而发射白色光。根据实施例,发光器件ED可包括有机发光器件或无机发光器件,或者可包括有机发光器件(或无机发光器件)和量子点发光器件的堆叠或组合结构。
[0351] 根据实施例,有机发光器件可包括用于发射白色光的两个或更多个发光材料层(或发光部分)。例如,有机发光器件可包括基于第一光和第二光的组合发射白色光的第一发光材料层和第二发光材料层。在此,第一发光材料层可包括蓝色发光材料、绿色发光材料、红色发光材料、黄色发光材料和黄绿色发光材料中至少之一。第二发光材料层可包括用于发射第二光的蓝色发光材料、绿色发光材料、红色发光材料、黄色发光材料和黄绿色发光材料中至少之一,第二光与第一光组合而产生白色光。
[0352] 根据实施例,有机发光器件可进一步包括用于提高发光效率和/或寿命的一个或多个功能层。例如,功能层可设置在发光材料层上方和/或下方。
[0353] 根据实施例,无机发光器件可包括半导体发光二极管、微型发光二极管或量子点发光二极管。例如,当发光器件ED是无机发光器件时,发光器件ED可具有1μm至100μm的大小,但不限于此。
[0354] 公共电极CE可被称为发光器件层103的阴极电极、透明电极、上电极或第二电极。公共电极CE可形成在发光器件ED上并且可直接接触发光器件ED或者可电性地接触发光器件ED。公共电极CE可包括透射从发光器件ED发射的光的透明导电材料。
[0355] 根据实施例,公共电极CE可形成为包括功函数相对较高的石墨烯或透明导电材料中的至少一种材料的单层结构或多层结构。例如,公共电极CE可包括诸如ITO或IZO之类的金属氧化物,或者可包括氧化物和金属的组合,诸如ZNO:Al或SnO2:Sb。
[0356] 另外,可在公共电极CE上进一步设置通过调节从发光器件ED发射的光的折射率来提高光的发射效率的覆盖层(capping layer)。
[0357] 隔堤部104可设置在平坦化层102上,以覆盖像素电极PE的边缘部分。隔堤部104可限定出多个子像素SP的每一个的发光区域EA(或开口部分)并且可将设置在相邻子像素SP中的像素电极PE电隔离。隔堤部104可形成为覆盖设置在多个像素区域PA的每一个中的接触孔CH。隔堤部104可被发光器件ED覆盖。例如,根据实施例,隔堤104可以包括透明材料或包括黑色颜料的不透明材料。
[0358] 堰图案105可设置在基板100的边缘部分的电路层101上,具有闭环形状或闭环线形状。例如,堰图案105可设置在电路层101的钝化层101d上。堰图案105可防止封装层106的扩散或溢出。堰图案105可包括在多个像素P内(或设置在基板100的边缘部分的最外侧像素Po或最外侧像素区域PAo内)。在这种情况下,一部分堰图案105可设置(或实现)在基板100中设置的焊盘部110与每个最外侧像素Po(或最外侧像素区域PAo)的发光区域EA之间。
[0359] 根据实施例,堰图案105可与平坦化层102包括相同的材料。堰图案105可具有与平坦化层102相同的高度(或厚度),或者可具有比平坦化层102高的高度。例如,堰图案105的高度(或厚度)可以是平坦化层102的高度(或厚度)的两倍。
[0360] 根据另一实施例,堰图案105可包括由与平坦化层102相同材料形成的下部堰图案、和堆叠在下部堰图案上并且包括与隔堤部104相同材料的上部堰图案。下部堰图案可具有与平坦化层102相同的高度(或厚度),或者可具有比平坦化层102高的高度。例如,下部堰图案的高度(或厚度)可以是平坦化层102的高度(或厚度)的两倍。
[0361] 包括有机发光器件的发光器件ED可仅实现在被堰图案105围绕的内部区域(或内侧区域)中。就是说,包括有机发光器件的发光器件ED可设置在基板100的第一表面100a中的、除基板100的外表面OS与堰图案105之间的部分以外的部分,不设置在基板100的外表面OS与堰图案105之间以及堰图案105的顶表面上。此外,发光器件层103的公共电极CE可实现为覆盖发光器件ED和堰图案105。
[0362] 封装层106可设置在除基板100的第一表面100a的最外侧边缘部分以外的部分上,以覆盖发光器件层103。例如,封装层106可实现为围绕发光器件层103的前表面和侧表面。
[0363] 根据实施例,封装层106可包括第一至第三封装层106a至106c。
[0364] 第一封装层106a可实现为防止氧气或水分渗透到发光器件层103中。第一封装层106a可设置在公共电极CE上,以围绕发光器件层103。因此,发光器件层103的前表面和侧表面都可被第一封装层106a围绕。例如,第一封装层106a的端部可设置在基板100的外表面OS与堰图案105之间。第一封装层106a可直接接触堰图案105的外围处的钝化层101d的顶表面,并且可覆盖公共电极CE与钝化层101d之间的边界部分(或界面),由此防止或最小化侧向的水分渗透。根据实施例,第一封装层106a可包括无机材料。
[0365] 第二封装层106b可实现在第一封装层106a上,具有比第一封装层106a更厚的厚度。第二封装层106b可具有足以覆盖第一封装层106a上的不希望的颗粒(或不希望的材料或不希望的结构)的厚度。由于相对厚的厚度,第二封装层106b可扩散至基板100的第一表面100a的边缘部分,但是第二封装层106b的扩散可被堰图案105阻挡。例如,第二封装层106b的端部可直接接触堰图案105上的第一封装层106a。因此,第二封装层106b可仅设置在被堰图案105围绕的内部区域(或内侧区域)中的第一封装层106a上。第二封装层106b可被称为颗粒覆盖层。根据实施例,第二封装层106b可包括诸如SiOCz丙烯酸或环氧基树脂之类的有机材料。
[0366] 第三封装层106c可实现为最初防止氧气或水分渗透到发光器件层103中。第三封装层106c可实现为完全围绕第二封装层106b和未被第二封装层106b覆盖的第一封装层106a。例如,第三封装层106c的端部可设置在第一封装层106a的端部与基板100的外表面OS之间并且可直接接触钝化层101d。第三封装层106c可直接接触钝化层101d的顶表面并且可覆盖第一封装层106a与钝化层101d之间的边界部分(或界面),由此额外地防止或最小化侧向的水分渗透。根据实施例,第三封装层106c可包括无机材料。
[0367] 根据实施例,基板100可进一步包括波长转换层107。
[0368] 波长转换层107可转换从多个像素区域PA的每一个的发光区域EA入射的光的波长。例如,波长转换层107可将从发光区域EA入射的白色光转换为与相应像素P对应的彩色光。
[0369] 根据实施例,波长转换层107可包括多个波长转换图案107a和保护层107b。
[0370] 多个波长转换图案107a可设置在多个像素区域PA的每一个的发光区域EA中设置的封装层106上。多个波长转换图案107a可划分(或分类)为将白色光转换为红色光的红色滤光器、将白色光转换为绿色光的绿色滤光器、和将白色光转换为蓝色光的蓝色滤光器。例如,多个波长转换图案107a可划分(或分类)为设置在第一子像素SP1中的红色滤光器(或第一滤光器)、设置在第二子像素SP2中的绿色滤光器(或第二滤光器)、和设置在第四子像素SP4中的蓝色滤光器(或第三滤光器)。
[0371] 保护层107b可实现为覆盖波长转换图案107a并且在波长转换图案107a上提供平坦表面。保护层107b可设置成覆盖波长转换图案107a和其中未设置波长转换图案107a的封装层106。根据实施例,保护层107b可包括有机材料。可选择地,保护层107b可进一步包括用于吸收水分和/或氧气的吸气材料。
[0372] 可替换地,波长转换层107可变为具有片形式的波长转换片并且可设置在封装层106上。在这种情况下,波长转换片(或量子点片)可包括设置在一对膜之间的波长转换图案
107a。例如,当波长转换层107包括重新发射子像素中设定的彩色光的量子点时,子像素的发光器件层103可实现为发射白色光或蓝色光。
[0373] 根据实施例,基板100可进一步包括功能膜108。
[0374] 功能膜108可设置在波长转换层107上。例如,功能膜108可通过透明粘合构件结合至波长转换层107。
[0375] 根据实施例,功能膜108可包括用于防止外部光的反射的抗反射层(或抗反射膜),以提高户外可视性和相对于由显示面板显示的图像的对比度。例如,抗反射层可包括圆偏振层(或圆偏振膜),圆偏振层防止被设置在基板100上的TFT和/或像素驱动线反射的外部光传播到外部。
[0376] 根据实施例,功能膜108可进一步包括用于最初防止水分或氧气渗透的阻挡层(或阻挡膜),阻挡层可包括水分透过率较低的材料(例如,聚合物材料)。
[0377] 根据实施例,功能膜108可进一步包括用于控制从每个像素P输出到外部的光的路径的光路控制层(或光路控制膜)。光路控制层可包括其中高折射率层和低折射率层交替堆叠的堆叠结构,并且可改变从每个像素P入射的光的路径,以将基于视角的色偏最小化。
[0378] 根据实施例,基板100可进一步包括侧面密封构件109。
[0379] 侧面密封构件(或边缘密封构件)109可形成在基板100与功能膜108之间并且可覆盖电路层101、平坦化层103和波长转换层107的每一个的所有侧(或侧向)表面。就是说,侧面密封构件109可覆盖位于功能膜108与基板100之间的、暴露在显示设备外部的电路层101、平坦化层103和波长转换层107的每一个的所有侧表面。此外,侧面密封构件109可覆盖通过倒角工序形成(或设置)在基板100的第一表面100a和外表面OS之间的角部的第一倒角
100c。例如,基板100的最外侧外表面、侧面密封构件109的外表面、和功能膜108的外表面的每一个可设置(或对齐)在同一垂直线VL上。
[0380] 根据实施例,侧面密封构件109可包括硅基或紫外(UV)固化密封剂(或树脂),但考虑到节拍工时(tack process time),侧面密封构件109可包括UV固化密封剂。此外,侧面密封构件109可具有颜色(例如,蓝色、红色、蓝绿色或黑色),但不限于此,并且侧面密封构件109可包括用于防止侧向的光泄露的彩色树脂或吸光树脂。侧面密封构件109可通过吸收从每个子像素SP的发光器件ED发射的光之中的从波长转换层107的内部传播到其外表面的光,防止侧向的光泄露。特别是,与基板100的焊盘部重叠的侧面密封构件109可防止或最小化由焊盘部中设置的焊盘导致的外部光的反射。
[0381] 可选择地,侧面密封构件109可进一步包括用于吸收水分和/或氧气的吸气材料。
[0382] 图12是图5中所示的区域“B3”的放大图,图13是沿图12中所示的线II‑II'截取的截面图。图12和13用于描述电路修复部分。
[0383] 参考图12和图13,根据本公开内容的实施例,多个电路修复部分170可以各自包括设置在第一级电路STC1至第x级电路STCx中的每一个的分支网络BN之间的多个控制节点修复图案170a至170c。
[0384] 根据实施例,多个控制节点修复图案170a至170c中的每一个可以设置在基板100上,以与沿第一方向X彼此相邻的两个级电路STC中的每一个的分支网络BN重叠。根据实施例,多个控制节点修复图案170a至170c中的每一个可以设置在与分支网络BN不同的层上,在它们之间具有绝缘层(或绝缘膜)。例如,当分支网络BN设置在与TFT的源极/漏极电极相同的层上时,多个控制节点修复图案170a至170c中的每一个可以设置在与光阻挡层相同的层上,或者可以设置在与像素电极相同的层上。
[0385] 根据实施例,多个控制节点修复图案170a至170c中的第一控制节点修复图案170a可以设置在基板100上,以与设置在第一级电路STC1至第x级电路STCx中的第y级电路STCy中的分支网络BN的第一控制节点Q和设置在第一级电路STC1至第x级电路STCx中的第y+1级电路STCy+1中的分支网络BN的第一控制节点Q中的每一个重叠。在这种情况下,第y级电路STCy和第y+1级电路STCy+1的第一控制节点Q可以在第一控制节点修复图案170a上彼此分开,或者可以彼此电断开。
[0386] 多个控制节点修复图案170a至170c中的第二控制节点修复图案170b可以设置在基板100上,以与第y级电路STCy和第y+1级电路STCy+1中的每一个的第二控制节点QBo重叠。在这种情况下,第y级电路STCy和第y+1级电路STCy+1的第二控制节点QBo可以在第二控制节点修复图案170b上彼此分开,或者可以彼此电断开。
[0387] 多个控制节点修复图案170a至170c中的第三控制节点修复图案170c可以设置在基板100上,以与第y级电路STCy和第y+1级电路STCy+1中的每一个的第三控制节点QBe重叠。在这种情况下,第y级电路STCy和第y+1级电路STCy+1的第三控制节点QBe可以在第三控制节点修复图案170c上彼此分离,或者可以彼此电断开。
[0388] 根据实施例,多个电路修复部分170中的每一个还可以包括进位输出修复图案170d,进位输出修复图案170d设置在第一级电路STC1至第x级电路STCx中的每一个的进位输出端子No3之间。
[0389] 进位输出修复图案170d可以设置在基板100上,以与第y级电路STCy和第y+1级电路STCy+1中的每一个的进位输出端子No3重叠。在这种情况下,第y级电路STCy和第y+1级电路STCy+1的进位输出端子No3可以在进位输出修复图案170d上彼此分开,或者可以彼此电断开。
[0390] 控制节点修复图案170a至170c中的每一个与第一至第三控制节点Q、QBo和QBe之间的重叠区域可以被定义为激光焊接部分LWP。此外,进位输出修复图案170d和进位输出端子No3之间的重叠区域可以被定义为激光焊接部分LWP。例如,设置在激光焊接部分LWP中的控制节点修复图案170a至170c以及第一至第三控制节点Q、QBo和QBe可以在激光修复处理中通过照射在其上的激光束来焊接,因此,可以分别彼此电连接。当第y级电路STCy异常操作或未被驱动时,控制节点修复图案170a至170c和进位输出修复图案170d中的每一个可以用作将第y级电路STCy中设置的第一至第三控制节点Q、QBo和QBe和进位输出端子No3中的每一个电连接到第y+1级电路STCy+1中设置的第一至第三控制节点Q、QBo和QBe和进位输出端子No3中的每一个的跳线(或桥接线)。
[0391] 另外,根据本公开内容的实施例,多个电路修复部分170中的每一个还可以包括设置在第一级电路STC1至第x级电路STCx中的每一个的第一扫描输出端子No1之间的第一扫描输出修复图案、以及设置在第一级电路STC1至第x级电路STCx中的每一个的第二扫描输出端子No2之间的第二扫描输出修复图案。
[0392] 第一扫描输出修复图案可以设置在基板100上,以与第y级电路STCy和第y+1级电路STCy+1中的每一个的第一扫描输出端子No1重叠。第二扫描输出修复图案可以设置在基板100上,以与第y级电路STCy和第y+1级电路STCy+1中的每一个的第二扫描输出端子No2重叠。
[0393] 图14A是示出根据本公开内容的实施例的在栅极驱动电路150上执行的修复处理的示例的示图,图14B是沿图14A中所示的线III‑III'截取的截面图。图14A和14B示出当图5所示的第y级电路异常操作或未被驱动时的修复处理。
[0394] 参考图5、图7、图14A和图14B,在根据实施例的栅极驱动电路150中,由于第y级电路STCy的逻辑电路单元NCC、IC1、IC2、NRC、SCC1或SCC2的异常操作或未驱动,第y级电路STCy的输出缓冲器电路OBC的输出可能异常。在这种情况下,可以通过激光修复处理使第y级电路STCy的输出正常。
[0395] 第y级电路STCy的第一至第三控制节点Q、QBo和QBe可以通过设置在电路修复部分170中的多个控制节点修复图案170a至170c电连接到第y+1级电路STCy+1的第一至第三控制节点Q、QBo和QBe。
[0396] 根据实施例,当第y级电路STCy中的逻辑电路单元NCC、IC1、IC2、NRC、SCC1或SCC2异常操作或未被驱动时,可通过激光切割处理来切断第y级电路STCy中设置的逻辑电路单元NCC、IC1、IC2、NRC、SCC1和SCC2与第一至第三控制节点Q、QBo和QBe之间的网络线NL。因此,异常操作或未被驱动的第y级电路STCy的逻辑电路单元NCC、IC1、IC2、NRC、SCC1和SCC2可以通过激光切割网络线NL的切割线部分CLP与第一至第三控制节点Q、QBo和QBe断开电连接。
[0397] 通过照射到电路修复部分170的激光焊接部分LWP上的激光束LL,与电路修复部分170的控制节点修复图案170a至170c重叠的第y级电路STCy的第一至第三控制节点Q、QBo和QBe可以电连接到与电路修复部分170的控制节点修复图案170a至170c重叠的第y+1级电路STCy+1的第一至第三控制节点Q、QBo和QBe。因此,第y级电路STCy的第一至第三控制节点Q、QBo和QBe中的每一个可以通过设置在电路修复部分170中的多个控制节点修复图案170a至
170c中的每一个电连接到第y+1级电路STCy+1的第一至第三控制节点Q、QBo和QBe中的每一个,因此,第y级电路STCy的输出缓冲器电路OBC可以接收或共享第y+1级电路STCy+1的第一至第三控制节点Q、QBo和QBe中的每一个的电压,以正常地操作。
[0398] 此外,当设置在第y级电路STCy中的所有的输出缓冲器电路OBC以及逻辑电路单元NCC、IC1、IC2、NRC、SCC1和SCC2异常操作或未被驱动时,可通过激光切割处理来切断第y级电路STCy中设置的逻辑电路单元NCC、IC1、IC2、NRC、SCC1和SCC2与第一至第三控制节点Q、QBo和QBe之间的网络线NL以及第y级电路STCy中设置的输出缓冲器电路OBC与输出端子No1至No3之间的网络线NL。因此,操作异常或未被驱动的第y级电路STCy可以通过激光切割网络线NL的切割线部分CLP与第一至第三控制节点Q、QBo和QBe电断开。
[0399] 与电路修复部分170的输出修复图案重叠的第y级电路STCy的输出端子No1至No3可以通过照射到电路修复部分170的激光焊接部分上的激光束电连接到第y+1级电路STCy+1的输出端子No1至No3。因此,第y级电路STCy的输出端子No1至No3可以通过设置在电路修复部分170中的输出修复图案电连接到第y+1级电路STCy+1的输出端子No1至No3,因此,第y级电路STCy可以接收或共享来自第y+1级电路STCy+1的输出端子No1至No3中的每一个的输出信号,以正常地输出信号。
[0400] 图15是示出根据本公开内容的实施例的在栅极驱动电路上执行的修复处理的示例的示图,并示出当图7中示出的第y级电路的第一反相器电路异常操作或未被驱动时的修复处理。
[0401] 参考图5、图7和图15,在根据实施例的栅极驱动电路150中,第y级电路STCy的输出缓冲器电路OBC的输出可能由于第y级电路STCy的第一反相器电路IC1的异常操作或未驱动而异常。在这种情况下,可以通过激光修复处理使第y级电路STCy的输出正常。
[0402] 根据实施例,当设置在第y级电路STCy中的第一反相器电路IC1异常操作或未被驱动时,可以通过激光切割处理来切断设置在第y级电路STCy中的第一反相器电路IC1与第一控制节点Q和第二控制节点QBo之间的网络线NL。因此,操作异常或未被驱动的第y级电路STCy的第一反相器电路IC1可以通过激光切割网络线NL的切割线部分CLP而与第一控制节点Q和第二控制节点QBo电断开。例如,第一反相器电路IC1的切割线部分CLP可以切断第一控制节点Q和第十一TFT T11的栅极电极之间的网络线NL、第一控制节点Q和第十三TFT T13的栅极电极之间的网络线NL、以及第二控制节点QBo和第十三TFT T13的源极/漏极电极之间的网络线NL中的每一者。
[0403] 通过照射到电路修复部分170的激光焊接部分LWP上的激光束LL,与电路修复部分170的第一控制节点修复图案170a和第二控制节点修复图案170b重叠的第y级电路STCy的第一控制节点Q和第二控制节点QBo可以电连接到与电路修复部分170的第一控制节点修复图案170a和第二控制节点修复图案170b重叠的第y+1级电路STCy+1的第一控制节点Q和第二控制节点QBo。因此,第y级电路STCy的第一控制节点Q和第二控制节点QBo可以通过设置在电路修复部分170中的多个第一控制节点修复图案170a和第二控制节点修复图案170b电连接到第y+1级电路STCy+1的第一控制节点Q和第二控制节点QBo,因此,第y级电路STCy可以共享第y+1级电路STCy+1的第一反相器电路IC1,并且可以正常操作以输出正常信号。
[0404] 当节点控制电路NCC、第二反相器电路IC2、节点复位电路NRC、第一感测控制电路SCC1和第二感测控制电路SCC2中的至少一个异常操作时,也可以同样地应用对异常操作或未被驱动的第一反相器电路IC1执行的修复处理。
[0405] 图16是示出根据图2和图3所示的本公开内容的另一实施例的栅极驱动电路的示图。
[0406] 参考图2至图4和图16,根据本公开内容的另一实施例的栅极驱动电路150可以用包括多个级电路单元1501至150m的移位寄存器来实现。
[0407] 根据实施例,多个级电路单元1501至150m中的每一个可以包括第一级电路STC1至第x级电路STCx。
[0408] 如图6所示,第一级电路STC1至第x级电路STCx可以分别设置在沿第一方向X的显示区域AA的每条水平行中限定的第一水平分割区域HDA1至第x水平分割区域HDAx中。第一级电路STC1至第x级电路STCx可以响应于通过焊盘部110和栅极控制线组GCL提供的栅极控制信号,以预定顺序生成扫描信号,并且可以同时将扫描信号提供给相应的栅极线GL。
[0409] 根据实施例,第一级电路STC1至第x级电路STCx中的每一个可以包括多个分支电路BC1至BCn、分支网络BN和至少一个备用分支电路SBC。
[0410] 多个分支电路BC1至BCn中的每一个和分支网络BN与上面的描述基本相同,因此省略其重复描述。
[0411] 可以实现至少一个备用分支电路SBC以用于完全替换多个分支电路BC1至BCn中至少一个的操作。
[0412] 至少一个备用分支电路SBC可以设置在相应水平分割区域HDA中设置的像素P之间的区域中没有设置多个分支电路BC1到BCn的区域中。
[0413] 根据实施例,至少一个备用分支电路SBC可以被实现为基本上等同于多个分支电路BC1至BCn中的至少一个。例如,至少一个备用分支电路SBC可以对应于分别与多个分支电路BC1至BCn对应的图8和图9的第一至第四十三TFT T1至T43中的至少一个TFT。例如,在图8和图9中示出的第一TFT T1至第四十三TFT T43之中,至少一个备用分支电路SBC可对应于节点控制电路NCC的用于控制第一控制节点Q的电压的第二节点控制电路NCC2至第四节点控制电路NCC4、输出缓冲器电路OBC的上拉TFT T24、T27和T30、输出缓冲器电路OBC的下拉TFT T25、T26、T28、T29、T31和T32、第一反相器电路IC1的第十TFT T10至第十三TFT T13、以及第二反相器电路IC2的第十四TFT T14至第十七TFT T17中的每一个,但本公开内容不限于此。
[0414] 在多个分支电路BC1至BCn中具有与备用分支电路SBC完全相同配置的分支电路BC可通过激光修复处理而被禁用,并可称为禁用目标分支电路。即,当至少一个备用分支电路SBC替换相应分支电路BC的操作时,与至少一个备用分支电路SBC相同或相对应的分支电路BC可以在异常状态下被禁用。
[0415] 至少一个备用分支电路SBC可以被设置为通过激光修复处理电连接到栅极控制线组GCL的至少一条线和分支网络BN。当多个分支电路BC1至BCn中具有与至少一个备用分支电路SBC相同的配置的禁用目标分支电路BC异常操作或未被驱动时,至少一个备用分支电路SBC可以通过激光修复处理电连接至栅极控制线组GCL的至少一条线和分支网络BN,并因此可以替换禁用目标分支电路BC而进行操作。
[0416] 图17是示出图16所示的每一级电路中所包括的任意第z分支电路和备用分支电路的示图,图18是沿图17中所示的线IV‑IV'截取的截面图。图17和18用于描述备用分支电路。
[0417] 参考图16至图18,根据本公开内容的实施例的第z分支电路BCz可包括分支TFT BTFT和网络线NL。
[0418] 分支TFT BTFT可以包括通过第一电极接触孔ECH1连接到网络线NL的栅极电极GE、通过第二电极接触孔ECH2连接到栅极控制线组GCL的第一源极/漏极电极SD1、以及连接到第一输出节点No1的第二源极/漏极电极SD2。分支TFT BTFT的第一源极/漏极电极SD1可以电连接到栅极控制线组GCL的线中的像素公共电源线CPL。例如,分支TFT BTFT可以是图9中所示的第二十五TFT TFT25,但不限于此。当分支TFT BTFT异常操作或未被驱动时,分支TFT BTFT可以通过激光切割处理与栅极控制线组GCL和分支网络BN电断开。
[0419] 网络线NL可将第二控制节点QBo电连接到分支TFT BTFT的栅极电极GE。例如,网络线路NL的一端可以通过第一接触孔ECH1电连接到分支TFT BTFT的栅极电极GE,并且网络线NL的另一端可以通过网络接触孔NCH电连接到第二控制节点QBo。
[0420] 根据本公开内容的实施例,可以实现备用分支电路SBC以用于完全替换第z分支电路BCz的操作。
[0421] 备用分支电路SBC可以与第z分支电路BCz分开,并且可以设置在设置有另一像素公共电源线CPL'的像素P之间。根据本公开内容的实施例,备用分支电路SBC可以包括备用TFT STFT和电路修复部分170。
[0422] 备用TFT STFT可以包括栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2。备用TFT STFT可以具有与分支TFT BTFT相同的类型(或沟道尺寸)。备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个可以保持电浮置状态,并且可以仅使用激光修复处理,通过电路修复部分170电连接到网络线NL和栅极控制线组GCL的线,因此,备用TFT STFT可以替换分支TFT BTFT的操作。
[0423] 电路修复部分170可被设置为电连接到第二控制节点QBo、另一像素公共电源线CPL'和第一输出节点No1中的每一个,并与备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个重叠。电路修复部分170可将备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2分别电连接到第二控制节点QBo、另一像素公共电源线CPL'和第一输出节点No1。
[0424] 根据实施例,电路修复部分170可以包括第一修复图案170e至第三修复图案170g。
[0425] 第一修复图案170e可以通过网络接触孔NCH电连接到第二控制节点QBo,并且可以与备用TFT STFT的栅极电极GE重叠。
[0426] 第二修复图案170f可以电连接到另一像素公共电源线CPL',并且可以与备用TFT STFT的第一源极/漏极电极SD1重叠。例如,第二修复图案170f可以设置在与像素公共电源线CPL相同的层上,并且可以从另一像素公共电源线CPL'的一侧突出或延伸以与备用TFT STFT的第一源极/漏极电极SD1重叠。
[0427] 第三修复图案170g可以通过网络接触孔NCH电连接到第一输出节点No1,并且可以与备用TFT STFT的第二源极/漏极电极SD2重叠。
[0428] 根据实施例,第一修复图案170e至第三修复图案170g可以与像素公共电源线CPL设置在同一层上。
[0429] 第一修复图案170e至第三修复图案170g中的每一个与备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个之间的重叠区域可以被限定为激光焊接部分LWP。例如,在激光修复处理中,设置在激光焊接部分LWP中的第一修复图案170e至第三修复图案170g以及备用TFT STFT的电极GE、SD1和SD2可以通过照射在其上的激光束来焊接,因此,可以分别彼此连接。当第z分支电路BCz的分支TFT BTFT异常操作或未被驱动时,第一修复图案170e至第三修复图案170g中的每一个可作为跳线(或桥接线),用于将备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2分别电连接到第二控制节点QBo、另一像素公共电源线CPL'和第一输出节点No1。
[0430] 图19是示出在图17的第z分支电路上执行的禁用处理和在图17的备用分支电路上执行的修复处理的示图。
[0431] 参考图19,在根据实施例的栅极驱动电路150中,第z分支电路BCz可能由于制造过程中出现的错误或微粒而异常操作或可能未被驱动。在这种情况下,可以通过激光修复处理修复备用分支电路SBC,以替换第z分支电路BCz的操作。
[0432] 根据实施例,当第z分支电路BCz异常操作或未被驱动时,可以通过激光切割处理来切断设置在第z分支电路BCz中的分支TFT BTFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个。因此,异常操作或未被驱动的第z分支电路BCz可通过激光切割电极GE、SD1和SD2中的每一个的切割线部分CLP与第二控制节点QBo、像素公共电源线CPL和第一输出节点No1中的每一个电断开。
[0433] 电路修复部分170的第一修复图案170e至第三修复图案170g中的每一个以及设置在备用分支电路SBC中的备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个可以通过照射到电路修复部分170的激光焊接部分LWP上的激光束而彼此电连接。因此,备用TFT STFT的电极GE、SD1和SD2可以分别通过第一修复图案170e至第三修复图案170g电连接至第二控制节点QBo、另一像素公共电源线CPL'和第一输出节点No1,因此,备用TFT STFT可以与设置在第z分支电路BCz中的分支TFT BTFT相同地操作以替换分支TFT BTFT的操作。因此,包括操作异常或未被驱动的第z分支电路BCz的级电路STCy可以基于被修复以替换第z分支电路BCz的操作的备用TFT STFT的操作而正常操作,因此,可以输出正常信号。
[0434] 图20是示出图16和17中所示的备用分支电路的另一示例的示图,且示出通过修改备用分支电路的布置位置而实现的实施例。图18示出了沿图20所示的线IV‑IV'截取的横截面。在描述图20时,与图16至图18的元件相同或对应的元件由相同的附图标记表示,并且在下面省略或简要描述它们的重复描述。
[0435] 参考图20,根据本实施例的备用分支电路可以与第z分支电路BCz并联地设置在像素P之间。
[0436] 备用分支电路SBC可以包括备用TFT STFT和电路修复部分170。
[0437] 备用TFT STFT可以包括栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2。备用TFT STFT可以具有与分支TFT BTFT相同的类型(或沟道尺寸)。
[0438] 电路修复部分170可被设置为电连接到第二控制节点QBo、像素公共电源线CPL和第一输出节点No1中的每一个,并与备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个重叠。电路修复部分170可仅通过使用激光修复处理将备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2分别电连接至第二控制节点QBo、像素公共电源线CPL和第一输出节点No1。
[0439] 根据实施例,电路修复部分170可以包括第一修复图案170e至第三修复图案170g。
[0440] 第一修复图案170e可以通过网络接触孔NCH电连接到第二控制节点QB,并且可以与备用TFT STFT的栅极电极GE重叠。
[0441] 第二修复图案170f可以电连接到与第z分支电路BCz电连接的像素公共电源线CPL,并且可以与备用TFT STFT的第一源极/漏极电极SD1重叠。例如,第二修复图案170f可以设置在与像素公共电源线CPL相同的层上,并且可以从像素公共电源线CPL的一侧突出或延伸以与备用TFT STFT的第一源极/漏极电极SD1重叠。
[0442] 第三修复图案170g可以通过网络接触孔NCH电连接到第一输出节点No1,并且可以与备用TFT STFT的第二源极/漏极电极SD2重叠。
[0443] 第一修复图案170e至第三修复图案170g中的每一个与备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个之间的重叠区域可以被限定为激光焊接部分LWP。例如,在激光修复处理中,设置在激光焊接部分LWP中的第一修复图案170e至第三修复图案170g以及备用TFT STFT的电极GE、SD1和SD2可以通过照射在其上的激光束来焊接,因此,可以分别彼此连接。当第z分支电路BCz的分支TFT BTFT异常操作或未被驱动时,第一修复图案170e至第三修复图案170g中的每一个可用作跳线(或桥接线),用于将备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2分别电连接到第二控制节点QBo、像素公共电源线CPL和第一输出节点No1。
[0444] 图21是示出在图20的第z分支电路上执行的禁用处理和在图20的备用分支电路上执行的修复处理的示图。
[0445] 参考图21,在根据实施例的栅极驱动电路150中,第z分支电路BCz可能由于制造过程中出现的错误或微粒而异常操作或可能不被驱动。在这种情况下,可以通过激光修复处理修复备用分支电路SBC,以替换第z分支电路BCz的操作。
[0446] 根据实施例,当第z分支电路BCz异常操作或未被驱动时,可以通过激光切割处理来切断设置在第z分支电路BCz中的分支TFT BTFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个。因此,异常操作或未被驱动的第z分支电路BCz可通过激光切割电极GE、SD1和SD2中的每一个的切割线部分CLP与第二控制节点QBo、像素公共电源线CPL和第一输出节点No1中的每一个电断开。
[0447] 电路修复部分170的第一修复图案170e至第三修复图案170g中的每一个以及设置在备用分支电路SBC中的备用TFT STFT的栅极电极GE、第一源极/漏极电极SD1和第二源极/漏极电极SD2中的每一个可以通过照射到电路修复部分170的激光焊接部分LWP上的激光束而彼此电连接。因此,备用TFT STFT的电极GE、SD1和SD2可以分别通过第一修复图案170e至第三修复图案170g电连接至第二控制节点QBo、像素公共电源线CPL、以及第一输出节点No1,因此,备用TFT STFT可以与设置在第z分支电路BCz中的分支TFT BTFT相同地操作以替换分支TFT BTFT的操作。因此,包括操作异常或未被驱动的第z分支电路BCz的级电路STCy可以基于被修复以替换第z分支电路BCz的操作的备用TFT STFT的操作而正常操作,因此,可以输出正常信号。
[0448] 根据本公开内容的实施例的显示设备可以包括电路修复部分170,电路修复部分170用于修复在显示面板10中实现的构成栅极驱动电路150的级电路单元的异常操作或未驱动,因此,可以通过使用电路修复部分170的修复处理来使在显示面板10中实现的栅极驱动电路150的异常操作或未驱动正常化。
[0449] 图22是示出根据本公开内容的另一实施例的显示设备的透视图,图23是示出图22所示的显示设备的后表面的图。在图3中示出了图22中所示的区域“B1”。
[0450] 参考图22和图23,根据本公开内容的另一实施例的显示设备可以包括第一基板100、第二基板200、耦接构件300和布线部分400。
[0451] 第一基板100可以被称为显示基板、像素阵列基板、上基板、前基板或底基板。
[0452] 第一基板100可以包括显示区域AA、多条栅极线GL、多条数据线DL、多条像素驱动电源线PL、多条像素公共电源线CPL、多个像素P、公共电极CE、多个公共电极触点部分CECP、焊盘部110、栅极驱动电路150和多个电路修复部分170。第一基板100可与图1至图21中示出的显示设备的显示面板10基本相同,因此,省略对其的重复描述。即,图1至图21中示出的显示设备的显示面板10可由根据本实施例的第一基板100替换,因此,相同的附图标记表示相同的元件,并且在下面省略或将简要描述它们的重复描述。
[0453] 设置在第一基板100上的焊盘部110可以被称为第一焊盘部110。
[0454] 第二基板200可以被称为布线基板、连接基板、下基板、后基板或连接玻璃。第二基板200可以包括玻璃材料或塑料材料。第二基板200可以是玻璃基板,或者可以是可弯曲的或柔性的薄玻璃基板或塑料基板。根据实施例,第二基板200可以包括与第一基板100相同的材料。例如,第二基板200的尺寸可以与第一基板100的尺寸相同或基本相同。
[0455] 第二基板200可以通过使用耦接构件300耦接(或连接)到第一基板100的第二表面。第二基板200可包括面对第一基板100的第二表面或耦接到耦接构件300的前表面、与前表面相反的后表面(或背表面)、以及在前表面和后表面之间的外表面OS。第二基板200可将信号传递到像素驱动线,并可增加第一基板100的刚度
[0456] 根据实施例的显示设备还可以包括设置在第二基板200上的第二焊盘部210。
[0457] 第二焊盘部210可以设置在第二基板200的后表面的第一边缘部分,与设置在第一基板100上的第一焊盘部110重叠。第二基板200的后表面的第一边缘部分可以包括第二基板200的外表面OS的第一外表面(或一个表面)OS1b。
[0458] 第二焊盘部210可以包括多个第二焊盘,所述多个第二焊盘在第一方向X上以一定间隔排列,以分别与第一焊盘部110的焊盘重叠。
[0459] 根据本公开内容的另一实施例的显示设备还可以包括设置在第二基板200上的第三焊盘部(或输入焊盘部)230、链接线部分250和栅极控制信号传输线部分270。
[0460] 第三焊盘部230可以设置在第二基板200的后表面200b上。例如,第三焊盘部230可以设置在与第二基板200的后表面200b的第一边缘部分相邻的中心部分。根据实施例,第三焊盘部230可以包括彼此隔开特定间隔的多个第三焊盘(或输入焊盘)。
[0461] 链接线部分250可以设置在第二焊盘部210和第三焊盘部230之间。例如,链接线部分250可以包括单独地(或分别地)将第二焊盘部210的第二焊盘连接到第三焊盘部230的第三焊盘的多条链接线。
[0462] 栅极控制信号传输线部分270可以设置在第三焊盘部230和链接线部分250之间。例如,栅极控制信号传输线部分270可以包括栅极控制信号传输线,其将设置在第三焊盘部
230中的栅极控制信号焊盘分别地连接到设置在链接线部分250中的栅极控制信号链接线。
[0463] 耦接构件300可设置在第一基板100和第二基板200之间。第一基板100和第二基板200可以通过耦接构件300彼此相对地接合。例如,第一基板100的第二表面100b可以耦接到耦接构件300的一个表面,第二基板200的前表面可以耦接到耦接构件300的另一个表面。因此,通过耦接构件300彼此相对接合(或耦接)的第一基板100和第二基板200可被称为显示面板。
[0464] 布线部分400可以设置为围绕第一基板100的外表面OS和第二基板200的外表面OS。根据实施例,布线部分400可以包括多条布线410,多条布线410设置在第一基板100的外表面OS的第一外表面(或一个表面)OS1a和第二基板200的外表面OS的第一外表面(或一个表面)OS1b中的每一个上。
[0465] 多条布线410中的每一条可以形成为围绕第一基板100的第一外表面OS1a和第二基板200的第一外表面OS1b中的每一个。例如,多条布线410可以分别(或单独地)将设置在第一基板100上的第一焊盘部110的焊盘连接到设置在第二基板200上的第二焊盘部210的焊盘。
[0466] 根据本公开内容的另一实施例的显示设备还可以包括驱动电路单元500。
[0467] 驱动电路单元500可以基于从显示驱动系统提供的数字视频数据和时序同步信号来使设置在第一基板100上的像素P驱动(或发光),以允许显示区域AA显示与图像数据对应的图像。驱动电路单元500可连接到设置在第二基板200的后表面200b上的第三焊盘部230,并可向第三焊盘部230输出数据信号、栅极控制信号和用于使设置在第一基板100上的像素P驱动(或发光)的驱动功率。例如,驱动电路单元500可具有小于第二基板200的尺寸,因此,可被第二基板200覆盖,并且可不暴露在第二基板200的外表面或第一基板100的外表面。
[0468] 根据实施例,驱动电路单元500可包括柔性电路膜510、驱动IC 530、PCB550、时序控制器570和电源电路单元590。具有这种结构的驱动电路单元500可以与图1中所示的驱动电路单元30基本相同,因此,在下面省略或简要描述它们的重复描述。
[0469] 柔性电路膜510可以连接到设置在第二基板200的后表面200b上的第三焊盘部230。
[0470] 驱动IC 530可以安装在柔性电路膜510上。驱动IC 530可以经由柔性电路膜510、第三焊盘部230、链接线部分250、第二焊盘部210、布线部分400和第一焊盘部110连接到多条数据线DL、多条像素驱动电源线PL、多条像素公共电源线CPL以及多条基准电源线RL。驱动IC 530可以接收从时序控制器570提供的像素数据和数据控制信号,基于数据控制信号将像素数据转换为模拟数据信号,以将模拟数据信号提供给相应的数据线DL。此外,驱动IC 530可以生成基准电压、像素驱动电压和像素公共电压,并可以将基准电压、像素驱动电压和像素公共电压提供给相应的电压线RL、PL和CPL。
[0471] 驱动IC 530可以通过设置在第一基板100上的多条基准电源线RL感测设置在像素P中的驱动TFT的特性值,生成与感测值相对应的感测原始数据,并将感测原始数据提供给时序控制器570。
[0472] PCB 550可以连接到柔性电路膜510的另一边缘部分。PCB 550可在驱动电路单元500的元件之间传送信号和功率。
[0473] 时序控制器570可以安装在PCB 550上,并且可以通过设置在PCB 550上的用户连接器接收从显示驱动系统提供的数字视频数据和时序同步信号。时序控制器570可以与图1中示出的面板驱动电路单元30的时序控制器37基本相同,因此,省略其重复描述。
[0474] 根据本公开内容的另一实施例的显示设备可具有与图1至图21中示出的显示设备相同的效果,并且可具有显示区域AA被空气包围而不是被不透明的非显示区域包围的空气边框结构或无边框结构。
[0475] 图24是示出根据本公开内容的实施例的多屏显示设备的示图,图25是沿图24中所示的线V‑V'截取的截面图。图24和25示出了通过平铺图22和图23所示的根据本公开内容的另一实施例的显示设备而实现的多屏显示设备。
[0476] 参考图24和图25,根据本公开内容实施例的多屏显示设备可以包括多个显示模块DM1至DM4。
[0477] 多个显示模块DM1至DM4可以各自显示单独的图像,或者可以划分地显示一个图像。多个显示模块DM1至DM4中的每一个可以包括图22和图23中示出的根据本公开内容的另一实施例的显示设备,因此,省略其重复描述。
[0478] 多个显示模块DM1至DM4可以平铺在单独的平铺框架上,以在它们的侧表面处彼此接触。例如,多个显示模块DM1至DM4可以被平铺为具有N×M的形式(其中N是大于或等于2的正整数,M是大于或等于2的正整数),从而实现具有大屏幕的多屏显示设备。
[0479] 多个显示模块DM1至DM4中的每一个可以不包括围绕显示图像的所有显示区域AA的边框区域(或非显示区域),并且可以具有显示区域AA被空气围绕的空气边框结构。即,在多个显示模块DM1至DM4的每一个中,第一基板100的第一表面的全部可以被实现为显示区域AA。
[0480] 根据本实施例,在多个显示模块DM1至DM4的每一个中,最外侧像素Po的中心部分CP和第一基板100的最外侧外表面VL之间的第二间隔D2可以被实现为相邻像素之间的第一间隔D1的一半或更小。因此,在基于横向耦接方式在第一方向X和第二方向Y上的侧表面彼此连接(或接触)的两个相邻的显示模块中,相邻的最外侧像素Po之间的间隔“D2+D2”可等于或小于两个相邻像素之间的第一间隔D1。
[0481] 参考图25,在第二方向Y上的侧表面彼此连接(或接触)的第一显示模块DM1和第三显示模块DM3中,第一显示模块DM1的最外侧像素Po的中心部分CP和第三显示模块DM3的最外侧像素Po的中心部分CP之间的间隔“D2+D2”可以等于或小于设置在第一显示模块DM1和第三显示模块DM3的每一个中的两个相邻像素之间的第一间隔D1。
[0482] 因此,在第一方向X和第二方向Y上的侧表面彼此连接(或接触)的两个相邻显示模块的最外侧像素Po的中心部分CP之间的间隔“D2+D2”可以等于或小于设置在每一个显示模块DM1至DM4中的两个相邻像素之间的第一间隔D1,因此,在两个相邻显示模块之间可以没有接缝或边界部分,由此可以没有由显示模块DM1至DM4之间设置的边界部分引起的暗区。结果,在多个显示模块DM1至DM4的显示区域AA是一个屏幕并且显示一个图像的情况下,根据本公开内容的多屏显示设备可以显示在多个显示模块DM1至DM4之间的边界部分处没有断开并且连续的图像。
[0483] 在图24和图25中,示出了多个显示模块DM1至DM4以2×2的形式平铺,但是本公开内容不限于此,并且多个显示模块DM1至DM4可以以x×1的形式、1×y的形式或x×y的形式平铺。此处,x可以是等于或大于2的自然数,y可以是等于或大于2的自然数。
[0484] 如上所述,在多个显示模块DM1至DM4的显示区域AA是一个屏幕并显示一个图像的情况下,根据本公开内容的多屏显示设备可以显示在多个显示模块DM1至DM4之间的边界部分处没有断开并且连续的图像,因此,可以增强观看由多屏显示设备显示的图像的观看者的沉浸感。
[0485] 可替换地,在根据本公开内容的多屏显示设备中,多个显示模块DM1至DM4中的每一个可以包括图1至图21中示出的根据本公开内容的实施例的显示设备。在这种情况下,在图1中示出的根据本公开内容的实施例的显示设备中,柔性电路膜31可以弯曲以围绕基板100的侧表面,PCB 35可以设置在基板100的后表面上。图1中示出的显示设备可与图22中示出的第一基板100基本相同,因此,图1中示出的多个显示设备可以以x×1形式、1×y形式或x×y形式平铺以实现多屏显示设备。因此,根据本公开内容的多屏显示设备可以显示在多个显示模块DM1至DM4之间的边界部分处连续的图像,而没有图像的不连续感(或不连续性)。
[0486] 下面将描述根据本公开内容的显示设备和包括该显示设备的多屏显示设备。
[0487] 根据本公开内容的一些实施例的显示设备可以包括:基板,所述基板包括显示部分、连接到设置在显示部分中的栅极线和数据线的多个像素、以及设置在显示部分中以驱动栅极线的栅极驱动电路,其中,栅极驱动电路包括级电路单元和电路修复部分,级电路单元包括分别设置在显示部分中限定的多个分割区域中的多个级电路,电路修复部分用于修复多个级电路中的至少一个。
[0488] 根据本公开内容的一些实施例,所述多个级电路中的每一个可以包括在所述显示部分的所述多个分割区域中的所述多个像素之间分开设置的多个分支电路、以及连接到所述栅极线以电连接所述多个分支电路的分支网络。
[0489] 根据本公开内容的一些实施例,所述多个分支电路中的每一个可以包括至少一个薄膜晶体管。
[0490] 根据本公开内容的一些实施例,所述电路修复部分可以设置在多个级电路之间并且与相邻级电路的分支网络重叠。
[0491] 根据本公开内容的一些实施例,设置在两个相邻级电路的一个级电路中的多个分支电路中的每一个可以与分支网络电断开,并且设置在两个相邻级电路的一个级电路中的分支网络可以通过所述电路修复部分电连接到设置在两个相邻级电路的另一级电路中的分支网络。
[0492] 根据本公开内容的一些实施例,显示设备还可以包括在显示部分中的多个像素之间分开设置的栅极控制线组,其中,所述分支网络可以包括与栅极线平行设置的多个控制节点以及连接在多个分支电路之间并且选择性地连接到栅极控制线组的线和多个控制节点的网络线,所述电路修复部分可以设置在多个级电路之间并且可以与设置在相邻级电路中的多个控制节点中的每一个重叠。
[0493] 根据本公开内容的一些实施例,所述电路修复部分可以包括彼此电断开的多个节点修复图案,以分别与设置在相邻级电路中的多个控制节点重叠。
[0494] 根据本公开内容的一些实施例,所述电路修复部分可以电连接到设置在相邻级电路中的多个控制节点中的至少一个,并且设置在相邻级电路的一个级电路中的多个分支电路的至少一个可以与连接到电路修复部分的相应控制节点电断开。
[0495] 根据本公开内容的一些实施例,所述多个级电路中的每一个可以包括在所述显示部分的所述多个分割区域中的所述多个像素之间分开设置的多个分支电路、连接到所述栅极线以电连接所述多个分支电路的分支网络、以及在所述显示部分的所述多个分割区域中的所述多个像素之间分开设置的至少一个备用分支电路,其中,所述电路修复部分可以设置在所述至少一个备用分支电路中。
[0496] 根据本公开内容的一些实施例,所述至少一个备用分支电路可以替换所述多个分支电路中的至少一个的操作。
[0497] 根据本公开内容的一些实施例,在所述多个级电路的每一个中,所述至少一个备用分支电路和所述多个分支电路中的至少一个可以设置在两个相邻像素之间,并且所述至少一个备用分支电路可以与所述多个分支电路中的要替换的分支电路分离。
[0498] 根据本公开内容的一些实施例,所述多个分支电路中的每一个可以包括分支薄膜晶体管,所述分支薄膜晶体管包括连接到所述分支网络的栅极电极、第一源极/漏极电极和第二源极/漏极电极,所述至少一个备用分支电路可以包括备用薄膜晶体管,所述备用薄膜晶体管被实现为与设置在所述多个分支电路中的至少一个中的所述分支薄膜晶体管相同,并且所述电路修复部分可以包括第一修复图案至第三修复图案,所述第一修复图案至第三修复图案分别与所述备用薄膜晶体管的栅极电极、第一源极/漏极电极和第二源极/漏极电极重叠并且与所述分支网络重叠。
[0499] 根据本公开内容的一些实施例,所述分支薄膜晶体管可以与所述分支网络电断开,所述备用薄膜晶体管可以通过所述第一修复图案至第三修复图案电连接到所述分支网络。
[0500] 根据本公开内容的一些实施例,所述显示设备还可以包括栅极控制线组,所述栅极控制线组分开地设置在所述显示部分中的多个像素之间并且连接到多个级电路中的每一个,其中,所述分支网络可以包括与栅极线平行设置的第一控制节点、第二控制节点和第三控制节点以及选择性地连接到所述栅极控制线组并且选择性地连接到第一到第三控制节点的网络线,并且多个级电路中的每一个可以包括控制第一到第三控制节点中的每一个的电压的节点控制电路、基于所述第一控制节点的电压控制第二控制节点的电压的第一反相器电路、基于所述第一控制节点的电压控制所述第三控制节点的电压的第二反相器电路、以及基于所述第一到第三控制节点中的每一个的电压输出扫描信号的输出缓冲器电路。
[0501] 根据本公开内容的一些实施例,分别包括在节点控制电路、第一反相器电路、第二反相器电路和输出缓冲器电路中的多个薄膜晶体管可以被分开地设置在一个水平行中并且构成所述多个分支电路中的每一个。
[0502] 根据本公开内容的一些实施例,所述显示设备还可以包括通过使用耦接构件耦接到所述基板的后表面的后基板、具有设置在所述基板的外表面和所述后基板的外表面上的布线的布线部分以及设置在所述后基板上的驱动电路单元,其中,所述基板还可以包括第一焊盘部,所述第一焊盘部包括连接到所述数据线和所述栅极驱动电路并且电连接到所述布线部分的布线的多个焊盘,并且所述后基板可以包括电连接到所述布线部分的布线以与所述第一焊盘部重叠的第二焊盘部以及电连接到所述第二焊盘部并且连接到所述驱动电路单元的第三焊盘部。
[0503] 根据本公开内容的一些实施例,所述显示部分的侧表面与所述基板的外表面对齐,或者所述显示部分的尺寸与所述基板的尺寸相同。
[0504] 根据本公开内容的一些实施例的多屏显示设备可以包括沿第一方向和与第一方向相交的第二方向中的至少一个方向排列的多个显示模块,其中,所述多个显示模块中的每一个包括:基板,所述基板包括显示部分、连接到设置在显示部分中的栅极线和数据线的多个像素、以及设置在显示部分中以驱动栅极线的栅极驱动电路,其中,栅极驱动电路包括级电路单元和电路修复部分,级电路单元包括分别设置在显示部分中限定的多个分割区域中的多个级电路,电路修复部分用于修复多个级电路中的至少一个。
[0505] 根据本公开内容的一些实施例,所述多个显示模块中的每一个还可以包括通过使用耦接构件耦接到所述基板的后表面的后基板、具有设置在所述基板的外表面和所述后基板的外表面上的布线的布线部分以及设置在所述后基板上的驱动电路单元,其中,所述基板还可以包括第一焊盘部,所述第一焊盘部包括连接到所述数据线和所述栅极驱动电路并且电连接到所述布线部分的布线的多个焊盘,并且所述后基板可以包括电连接到所述布线部分的布线以与所述第一焊盘部重叠的第二焊盘部以及电连接到所述第二焊盘部并且连接到所述驱动电路单元的第三焊盘部。
[0506] 根据本公开内容的一些实施例,所述多个像素中的最外侧像素可以包括所述多个焊盘,或者所述多个像素可以排列在所述基板上以在所述第一方向和与所述第一方向相交的所述第二方向上具有像素间距,并且所述最外侧像素的中心部分与所述基板的外表面之间的间隔可以等于或小于所述像素间距的一半。
[0507] 根据本公开内容的显示设备可应用于包括显示面板的所有电子装置。例如,根据本公开内容的显示设备可应用于移动装置、视频电话、智能手表、手表电话、可穿戴装置、可折叠装置、可卷曲装置、可弯折装置、柔性装置、弯曲装置、电子记事簿、电子书、便携式多媒体播放器(PMP)、个人数字助理(PDA)、MP3播放器、移动医疗装置、台式个人电脑(PC)、膝上型PC、笔记本电脑、工作站、导航装置、汽车导航装置、汽车显示装置、TV、壁纸显示装置、标识装置、游戏机、笔记本电脑、监视器、相机、便携式摄像机、家用电器等。
[0508] 本公开内容的上述特征、结构和效果包括在本公开内容的至少一个实施方式中,但不仅限于一个实施方式。此外,本领域技术人员可通过其他实施方式的组合或修改来实现本公开内容的至少一个实施方式中描述的特征、结构和效果。因此,与组合和修改相关的内容应当解释为在本公开内容的范围内。
[0509] 在不背离本公开内容的精神或范围的情况下,可在本公开内容中进行各种修改和变化,这对于本领域技术人员来说将是显而易见的。因此,本公开内容旨在覆盖落入所附权利要求范围及其等同范围内的本公开内容的修改和变化。
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