一种B码对时装置及方法 |
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| 申请号 | CN202311705072.1 | 申请日 | 2023-12-12 | 公开(公告)号 | CN117784578A | 公开(公告)日 | 2024-03-29 |
| 申请人 | 威胜信息技术股份有限公司; | 发明人 | 李永兴; 谭震宇; 谢正权; | ||||
| 摘要 | 本 发明 公开了一种B码对时装置，包括：处理器、第一时钟源、第二时钟源、IRIG‑B输出 接口 单元和电源转换单元：所述处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元与电源转换单元连接，所述电源转换单元与外部电源连接；所述处理器分别与所述第一时钟源、第二时钟源和IRIG‑B输出接口单元电性连接；所述第一时钟源用于系统上电或重启后获取卫星时钟；所述处理器用于将卫星时钟同步至系统时钟和第二时钟源的 硬件 时钟，以及用于读取第二时钟源的硬件时钟，通过IRIG‑B输出接口单元向外输出B码形式的时钟 信号 进行B码对时。本发明还提出了一种B码对时方法。本发明解决了现有的对时装置对时误差大、效率低以及无法进行对时时钟补偿的技术问题。 | ||||||
| 权利要求 | 1.一种B码对时装置，其特征在于，包括：处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元和电源转换单元： |
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| 说明书全文 | 一种B码对时装置及方法技术领域[0001] 本发明涉及通信技术领域，尤其涉及一种B码对时装置及方法。 背景技术[0002] 电力系统的自动化和安全运行要求愈发严格，实现电力系统自动化和安全运行的重要因素是电网时间的精准与统一。国家电网关于加强电力二次系统时钟管理要求逐步采用IRIG‑B码标准实现与GPS对时装置以及相关系统或设备的对时。B码包括直流偏置电平以及差分信号等多种方式，是一种对时标准，广泛应用于军事、商业、工业等多个领域。B码是IRIG四种码中最常用的一种时间间隔码格式，以每秒1次的频率发送日、时、分、秒等在内的信息，B码信号是每秒一帧的时间串码。B码有三种基本码元：“0”、“1”、“P”，每个码元占用10ms的时间，一个时帧周期包含100个码元，码元“0”和“1”对应的脉冲宽度分别为2ms和 5ms，即占空比分别为20％和50％，“P”码元是位置码元，对应的脉冲宽度是8ms，即占空比为 80％。 [0003] 目前，B码对时装置一般采用1U的结构，通过GPS模块来获取卫星时钟，再通过装置使用B码对需要对时的设备进行时钟下发。时钟信号一般只包括月、日、时、分、秒等信息，时钟的输出采用标准的IRIG‑B来进行输出，与需要进行时钟校准的终端进行授时，保证需要对时的设备与B码对时装置的时钟保持同步；以及采用LINUX系统的对时装置，尽管GPS的时钟比较精准，但通过装置系统的处理，任务调度等时间的消耗，造成对时的精度并不高，一般只能做到10ms，并且时钟下发接口是采用只发送的方式，被时钟校准的设备只需要接收即可，在授时设备上取时钟至时钟发送接口，以及接收方接收时钟到时钟写入自身系统的时间不能做补偿，且无法判断下发时钟信号是否成功；同时，现有的装置一般还带有显示、以太网等其他功能，所有用LINUX系统进行管理，但此系统并非实时系统，对其中的调度会占用时间，造成对时误差增大。因此，亟待提出一种B码对时装置及方法，解决现有的对时装置对时误差大、效率低以及无法进行对时时钟补偿的技术问题。 发明内容[0004] 本发明的主要目的是提出一种B码对时装置及方法，旨在解决现有的对时装置对时误差大、效率低以及无法进行对时时钟补偿的技术问题。 [0005] 为实现上述目的，本发明提供一种B码对时装置，其中，所述B码对时装置包括：处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元和电源转换单元： [0006] 所述处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元与电源转换单元连接，所述电源转换单元与外部电源连接；所述处理器分别与所述第一时钟源、第二时钟源和IRIG‑B输出接口单元电性连接； [0007] 所述第一时钟源用于系统上电或重启后获取卫星时钟； [0009] 优选方案之一，所述电源转换单元包括稳压器D2；所述稳压器D2的2引脚分别与电容C19、电容C20以及插座XS4连接，所述插座XS4与外部电源连接；所述稳压器D2的3引脚分别与电容C21、电容C22、二极管V7以及处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元连接；所述稳压器D2的1引脚、电容C19、电容C20、电容C21、电容C22、二极管V7的另一端接地。 [0010] 优选方案之一，所述B码对时装置还包括隔离单元；所述隔离单元与IRIG‑B输出接口单元连接； [0011] 所述隔离单元包括隔离电源芯片D8； [0012] 所述隔离电源芯片D8的1引脚分别与保险丝L5、电容C29连接；所述保险丝L5的另一端与电源端连接； [0013] 所述隔离电源芯片D8的6、7引脚与IRIG‑B输出接口单元、电容C30连接；所述电容C30的另一端分别与隔离电源芯片D8的4、5引脚、电容C31以及地端连接； [0014] 所述隔离电源芯片D8的2引脚、电容C31的另一端接地。 [0015] 优选方案之一，所述第一时钟源包括双模芯片U1； [0016] 所述双模芯片U1的3引脚与指示灯电路连接； [0017] 所述双模芯片U1的9引脚分别与电容C12、TVS管V4连接；所述电容C12、TVS管V4的另一端接地； [0018] 所述双模芯片U1的11引脚与滤波电路连接； [0019] 所述双模芯片U1的20、21引脚与处理器连接； [0020] 所述双模芯片U1的22引脚与电源转换单元连接； [0021] 所述双模芯片U1的23引脚与抗干扰电路连接。 [0022] 优选方案之一，所述抗干扰电路包括电容C14、电容C15、指示灯LED1、电阻R21、TVS管V5、电容C16和电感L1；所述电容C14、电容C15、指示灯LED1、TVS管V5、电容C16和电感L1的一端与双模芯片U1的23引脚连接，所述指示灯LED1的另一端与电阻R21连接，所述电容C14、电容C15、电阻R21、TVS管V5和电容C16的另一端接地；所述电感L1的另一端与电源转换电路连接。 [0023] 优选方案之一，所述指示灯电路包括电阻R20；所述电阻R20的一端与双模芯片U1的3引脚连接，所述电阻R20的另一端与三极管V6的基极连接，所述三极管V6的集电极与电阻R19连接，所述电阻R19的另一端与指示灯LED2连接，所述指示灯LED2的另一端与电源端连接，所述三极管V6的发射极接地。 [0024] 优选方案之一，所述滤波电路采用pi型滤波电路；所述pi型滤波电路包括电阻R15、电容C10和电容C11；所述电阻R15和电容C10的一端与双模芯片U1的11引脚连接；所述电阻R15的另一端分别与电容C11和天线连接；所述电容C11和电容C10的另一端接地。 [0025] 优选方案之一，所述第二时钟源包括时钟芯片D3； [0026] 所述时钟芯片D3的2引脚分别与处理器和电阻R22连接； [0027] 所述时钟芯片D3的13引脚分别与处理器和电阻R23连接；所述电阻R22和电阻R23的另一端与电源转换单元连接； [0028] 所述时钟芯片D3的6引脚与电池供电电路连接；所述电池供电电路包括二极管V9、电容C24、二极管V10、二极管V8、电容C23和电池B1；所述二极管V9、电容C24、二极管V10和二极管V8的一端与时钟芯片D3的6引脚连接；所述二极管V10的另一端与电池B1连接，所述二极管V8的另一端分别与电容C23和电源转换单元连接；所述二极管V9、电容C24、电容C23和电池B1的另一端接地。 [0029] 优选方案之一，所述IRIG‑B输出接口单元包括转换器D6； [0030] 所述转换器D6的1引脚分别与隔离单元和接收电路连接； [0031] 所述转换器D6的2、3引脚与收发控制电路连接； [0032] 所述转换器D6的4引脚与发送电路连接； [0033] 所述转换器D6的6、7引脚与RS485输出电路连接； [0034] 所述接收电路、收发控制电路、发送电路的另一端与处理器连接。 [0035] 一种如上述的一种B码对时装置的B码对时方法，包括以下步骤： [0036] S1、系统上电或重启，第一时钟源获取卫星时钟； [0037] S2、处理器发送指令至第一时钟源，并开启处理器内部定时器计时，若读取卫星时钟成功，则将卫星时钟同步至系统时钟和第二时钟源的硬件时钟； [0038] S3、定时获取硬件时钟，通过IRIG‑B输出接口单元向外发送B码形式的时钟信号进行B码对时。 [0039] 本发明的上述技术方案中，该B码对时装置包括：处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元和电源转换单元：所述处理器、第一时钟源、第二时钟源、IRIG‑B输出接口单元与电源转换单元连接，所述电源转换单元与外部电源连接；所述处理器分别与所述第一时钟源、第二时钟源和IRIG‑B输出接口单元电性连接；所述第一时钟源用于系统上电或重启后获取卫星时钟；所述处理器用于将卫星时钟同步至系统时钟和第二时钟源的硬件时钟，以及用于读取第二时钟源的硬件时钟，通过IRIG‑B输出接口单元向外输出B码形式的时钟信号进行B码对时。本发明解决了现有的对时装置对时误差大、效率低以及无法进行对时时钟补偿的技术问题。 [0040] 在本发明中，采用双时钟源的设计，利用第一时钟源获取卫星时钟，获取时钟后同步至第二时钟源的硬件时钟，取硬件时钟向外输出时钟B码形式的时钟信号，减少了因北斗信号问题多次同步卫星时钟，只需系统上电或重启获取一次即可，提高了对时的效率及精度，减少了对时误差。 [0042] 为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。 [0043] 图1为本发明实施例一种B码对时装置的结构示意图； [0044] 图2为本发明实施例电源转换单元的示意图； [0045] 图3为本发明实施例隔离单元的示意图； [0046] 图4为本发明实施例处理器的示意图； [0047] 图5为本发明实施例第一时钟源的示意图； [0048] 图6为本发明实施例第二时钟源的示意图； [0049] 图7为本发明实施例IRIG‑B输出接口单元的示意图； [0050] 图8为本发明实施例一种B码对时方法的示意图。 [0051] 附图标号说明： [0052] 1、处理器；2、第一时钟源；3、第二时钟源；4、IRIG‑B输出接口单元；5、电源转换单元；6、隔离单元。 [0053] 本发明目的的实现、功能特点及优点将结合实施方式，参照附图做进一步说明。 具体实施方式[0054] 下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明的一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。 [0055] 另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。 [0056] 并且，本发明各个实施方式之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。 [0057] 参见图1，根据本发明的一方面，本发明提供一种B码对时装置，其中，所述B码对时装置包括：处理器1、第一时钟源2、第二时钟源3、IRIG‑B输出接口单元4和电源转换单元5： [0058] 所述处理器1、第一时钟源2、第二时钟源3、IRIG‑B输出接口单元4与电源转换单元5连接，所述电源转换单元5与外部电源连接；所述处理器1分别与所述第一时钟源2、第二时钟源3和IRIG‑B输出接口单元4电性连接； [0059] 所述第一时钟源2用于系统上电或重启后获取卫星时钟； [0060] 所述处理器1用于将卫星时钟同步至系统时钟和第二时钟源3的硬件时钟，以及用于读取第二时钟源3的硬件时钟，通过IRIG‑B输出接口单元4向外输出B码形式的时钟信号进行B码对时。 [0061] 具体地，在本实施例中，参见图2，所述电源转换单元5包括稳压器D2；所述稳压器D2的2引脚分别与电容C19、电容C20以及插座XS4连接，所述插座XS4与外部电源连接；所述稳压器D2的3引脚分别与电容C21、电容C22、二极管V7以及处理器1、第一时钟源2、第二时钟源3、IRIG‑B输出接口单元4连接；所述稳压器D2的1引脚、电容C19、电容C20、电容C21、电容C22、二极管V7的另一端接地；所述电源转换单元5通过插座XS4与外部电源连接，通过所述电源转换单元5将外部5V电源转换成3.3V电源给处理器1、第一时钟源2、第二时钟源3和IRIG‑B输出接口单元4进行供电；在本发明中，采用5V外部电源进行供电，第一时钟源2和处理器1都存在低功耗模式，所以外部适配的电源功率要求比较低，最大200mA即可；所述稳压器D2采用XC6203P332型号的稳压器，最大输出电流为400mA，本发明不进行具体限定，具体可根据需要进行设定。 [0062] 具体地，在本实施例中，参见图3，所述B码对时装置还包括隔离单元6；所述隔离单元6与IRIG‑B输出接口单元4连接；所述隔离单元6包括隔离电源芯片D8；所述隔离电源芯片D8的1引脚分别与保险丝L5、电容C29连接；所述保险丝L5的另一端与电源端连接；所述隔离电源芯片D8的6、7引脚与IRIG‑B输出接口单元4、电容C30连接；所述电容C30的另一端分别与隔离电源芯片D8的4、5引脚、电容C31以及地端连接，在所述隔离单元6的两侧电源之间跨接Y电容C31，用于调整个系统的分压；所述隔离电源芯片D8的2引脚、电容C31的另一端接地；所述隔离单元6用于提升IRIG‑B输出接口单元4对外接口的抗干扰能力，通过隔离单元6对接口进行隔离；在本发明中，所述隔离电源芯片的型号为IF0505S‑1W，本发明不进行具体限定，具体可根据需要进行设定；所述隔离单元6输入5V，输出5V，功率为1W，隔离强度为3000VDC。 [0063] 具体地，在本实施例中，所述处理器1通过IIC接口与第二时钟源3实现通信，写入并读取硬件时钟；所述处理器1通过UART接口与第一时钟源2实现通讯，读取第一时钟源2的卫星时钟；处理器1获取卫星时钟后，将卫星时钟同步至第二时钟源3的硬件时钟以及系统时钟，系统时钟也即处理器1内部时钟，系统时钟的精度第二时钟源3的精度高，所以每次对外对时是取第二时钟源3的硬件时钟，然后通过IRIG‑B输出接口单元4对外输出；所述IRIG‑B输出接口单元4通过485接口进行输出；在本发明中，所述处理器1采用HC32F460型号的CPU，此芯片是Cortex‑M4的CPU，集成FPU、MPU，支持SIMD指令的DSP，最高工作主频168MHz；内置存储器512Kbyte的Flash，最大192Kbyte的SRAM，包括32Kbyte的168MHz单周期访问高速RAM,4Kbyte Retention RAM.6个独立时钟源：外部主时钟晶振(4‑24MHz)，外部副晶振(32.768kHz)，内部高速RC(16/20MHz)，内部中速RC(8MHz)，内部及低速RC(32kHz)，内部WDT专用RC(10kHz)，本发明处理器1的型号不进行具体限定，具体可根据需要进行设定。 [0064] 具体地，在本实施例中，参见图4，所述处理器1包括处理芯片D1；所述处理芯片D1的5、6引脚与晶振电路连接；所述处理芯片D1的7引脚分别与电阻R3和电容C5连接，所述电阻R3的另一端与电源转换单元5连接，所述电容C5的另一端接地；所述处理芯片D1的8引脚接地；所述处理芯片D1的9引脚分别与电源转换单元5和电容C6连接，所述电容C6的另一端接地；所述处理芯片D1的15、16、17引脚与IRIG输出接口单元连接；所述处理芯片D1的24、48引脚与电源转换单元5连接；所述处理芯片D1的38引脚与指示灯LED3连接，所述指示灯LED3的另一端与电阻R3连接，所述电阻R3的另一端接电源端；所述处理芯片D1的39、43引脚与第一时钟源2连接；所述处理芯片D1的45、46引脚与第二时钟源3连接；所述处理芯片D1的1、2引脚与维护接口XS1连接，所述维护接口XS1的1引脚分别与处理芯片D1的1引脚以及电阻R1连接，所述电阻R1的另一端接电源端，所述维护接口XS1的2引脚通过二极管V1分别与处理芯片D1的2引脚以及电阻R12连接，所述电阻R12的另一端接电源端，所述维护接口XS1的3引脚接地，所述维护接口XS1用于在调试过程中进行维护信息的打印；所述处理芯片D1的34、37、40引脚与软件烧录接口XS2连接，所述软件烧录接口XS2的1引脚分别与处理芯片D1的34引脚以及电阻R10连接，所述软件烧录接口XS2的2引脚分别与处理芯片D1的37引脚以及电阻R9连接，所述软件烧录接口XS2的3引脚分别与处理芯片D1的40引脚、电阻R8以及电容C9连接，软件烧录接口XS2的4引脚、电容C9的另一端接地，所述软件烧录接口XS2的5引脚、电阻R8、电阻R9以及电阻R10的另一端与电源端连接，在正常运行时，所述软件烧录接口XS2用于软件的烧录和升级用，如果装置批量生产，软件经过烧录裸片的方式直接烧录至芯片内部，不再使用软件烧录接口XS2进行烧录。 [0065] 具体地，在本实施例中，所述晶振电路包括晶振Y1；所述晶振Y1的1引脚分别与电容C3、电阻R2和处理芯片D1的5引脚连接；所述晶振Y1的2引脚分别与电容C4、电阻R2的另一端以及处理芯片D1的6引脚连接；所述处理芯片D1的3引脚分别电容C3、电容C4的另一端以及地端连接；所述晶振Y1的4引脚接地；所述晶振电路为12MHZ，用于为处理器1提供时钟，系统设置指示灯LED3，当装置正常工作时，指示灯LED3会以1HZ的频率进行闪烁。 [0066] 具体地，在本实施例中，参见图5，所述第一时钟源2包括双模芯片U1；所述双模芯片U1的3引脚与指示灯电路连接；所述双模芯片U1的4引脚通过电容C13进行接地；所述双模芯片U1的9引脚分别与电容C12、TVS管V4连接；所述电容C12、TVS管V4的另一端接地；通过在电源上增加TVS管V4可防止由电源上串入的干扰，对模块进行保护；所述双模芯片U1的11引脚与滤波电路连接；所述双模芯片U1的10、12引脚接地；所述双模芯片U1的13引脚分别与二极管V2、二极管V3以及地端连接，所述二极管V2的另一端与双模芯片U1的20引脚连接，所述二极管V3的另一端与双模芯片U1的21引脚连接；所述二极管V2和二极管V3为防静电管，提高了第一是中元UART口的抗静电能力；所述双模芯片U1的20、21引脚与处理器1连接；所述双模芯片U1的22引脚与电源转换单元5连接；所述双模芯片U1的23引脚与抗干扰电路连接；在本发明中，所述双模芯片U1采用型号为SIM68VB的芯片，内部集成了LNA，不需要外加LNA，且具有低灵敏度(‑167dBm)、低功耗(捕获33mA，追踪23mA)的特点，保证了装置的低功耗，所述双模芯片U1的型号本发明不进行具体限定，具体可根据需要进行设定；所述第一时钟源2的波特率为115200。 [0067] 具体地，在本实施例中，所述抗干扰电路包括电容C14、电容C15、指示灯LED1、电阻R21、TVS管V5、电容C16和电感L1；所述电容C14、电容C15、指示灯LED1、TVS管V5、电容C16和电感L1的一端与双模芯片U1的23引脚连接，所述指示灯LED1的另一端与电阻R21连接，所述电容C14、电容C15、电阻R21、TVS管V5和电容C16的另一端接地；所述电感L1的另一端与电源转换电路连接；通过在电源上串入电感L1、电容C16和C14，减小输入电源的纹波和降低电源的离散杂音。 [0068] 具体地，在本实施例中，所述指示灯电路包括电阻R20；所述电阻R20的一端与双模芯片U1的3引脚连接，所述电阻R20的另一端与三极管V6的基极连接，所述三极管V6的集电极与电阻R19连接，所述电阻R19的另一端与指示灯LED2连接，所述指示灯LED2的另一端与电源端连接，所述三极管V6的发射极接地；所述双模芯片U1的3引脚输出秒脉冲信号，指示灯LED2当模块正常运行时指示灯会以秒为周期进行闪烁。 [0069] 具体地，在本实施例中，所述滤波电路采用pi型滤波电路；所述pi型滤波电路包括电阻R15、电容C10和电容C11；所述电阻R15和电容C10的一端与双模芯片U1的11引脚连接；所述电阻R15的另一端分别与电容C11和天线连接；所述电容C11和电容C10的另一端接地； 所述电阻R15用于调节阻抗。 [0070] 具体地，在本实施例中，参见图6，所述第二时钟源3包括时钟芯片D3；所述时钟芯片D3的2引脚分别与处理器1的处理芯片D1的46引脚和电阻R22连接；所述时钟芯片D3的13引脚分别与处理器1的处理芯片D1的45引脚和电阻R23连接；所述电阻R22和电阻R23的另一端与电源转换单元5连接；所述时钟芯片D3的6引脚与电池供电电路连接；所述电池供电电路包括二极管V9、电容C24、二极管V10、二极管V8、电容C23和电池B1；所述二极管V9、电容C24、二极管V10和二极管V8的一端与时钟芯片D3的6引脚连接；所述二极管V10的另一端与电池B1连接，所述二极管V8的另一端分别与电容C23和电源转换单元5连接；所述二极管V9、电容C24、电容C23和电池B1的另一端接地；所述第二时钟源3通过IIC总线与处理器1进行通信，在设备启动工作时，先将当前时钟写入时钟芯片，保证硬件时钟与卫星时钟同步；所述第二时钟源3包括外部供电和电池供电两种方式，当有外部供电时，则直接由外部电源来保证第二时钟源3工作，当没有外部电源时，则由电池供电电路来提供电源；在本发明中，所述电池供电电路可保证其工作10年，所述第二时钟源3在常温下进行校准后，精度能达到20ns，尽管时钟精度比第一时钟源2差，但对变电站的对时要求达到ms级别，是可以完全满足的；在本发明中，所述时钟芯片D3采用型号位RX‑8025T型号的芯片，本发明不进行具体限定，具体可根据需要进行设定。 [0071] 具体地，在本实施例中，参见图7，所述IRIG‑B输出接口单元4包括转换器D6；所述转换器D6的1引脚分别与隔离单元6和接收电路连接；所述转换器D6的2、3引脚与收发控制电路连接；所述转换器D6的4引脚与发送电路连接；所述转换器D6的6、7引脚与RS485输出电路连接；所述接收电路、收发控制电路、发送电路的另一端与处理器1连接；所述时钟信号采用IRIG‑B码格式，使用RS485的差分输出。 [0072] 具体地，在本实施例中，所述接收电路包括光耦D5；所述光耦D5的1引脚通过电阻R25与隔离单元6连接；所述光耦D5的2引脚分别与电阻R28以及转换器D6的1引脚连接，所述电阻R28的另一端与隔离单元6连接；所述光耦D5的3引脚分别与电阻R38和电容C28连接，所述电阻R38以及电容C28的另一端均分别与电阻R31和三极管V14的基极连接，所述三极管V14的发射极和电阻R31的另一端接地，所述三极管V14的集电极分别与电阻R24、电感L2以及电容C27连接，所述电阻R24的另一端分别与光耦D5的4引脚以及电源转换单元5连接，所述电感L2的另一端分别与电容C26和处理芯片D1的17引脚连接，所述电容C26和电容C27的另一端接地。 [0073] 具体地，在本实施例中，所述收发控制电路包括光耦D7；所述光耦D7的1引脚与电阻R40连接，所述电阻R40的另一端分别与电源转换单元5和电阻R39连接；所述光耦D7的2引脚分别与电阻R39的另一端以及处理芯片D1的16引脚连接；所述光耦D7的3引脚分别与电阻R41、电容C33、转换器D6的2、3引脚连接，所述电阻R41和电容C33的另一端接地；所述光耦D7的4引脚分别与隔离单元6和电容C32连接，所述电容C32的另一端接地。 [0074] 具体地，在本实施例中，所述发送电路包括光耦D9；所述光耦D9的1引脚与电阻R33连接，所述电阻R33的另一端分别与电阻R35以及电源转换单元5连接；所述光耦D9的2引脚分别与电阻R35的另一端以及处理芯片D1的15引脚连接；所述光耦D9的3引脚与加速电路连接，所述加速电路包括三极管V13，所述三极管V13的基极分别与对电阻R37、电阻R36和电容C18连接，所述电阻R36和电容C19的另一端与光耦D9的3引脚连接；所述三极管V13的发射极和电阻R37的另一端接地，所述三极管V13的集电极分别与电阻R34和转换器D6的4引脚连接，所述电阻R34的另一端分别与电容C17和光耦D9的4引脚连接，所述电容C17的另一端接地；所述加速电路用于进行高波特率的通信，尽管发送时钟信号只用到1000bps的波特率，预留了对时装置与对时设备的通信接口，为了提高普通光耦的通信速率，UART口上的收发都增加了加速电路，防止光耦内部的三极管进入深度饱和状态，减少其退饱和的时间，这样可以使普通光耦的波特率能达到115200bps。 [0075] 具体地，在本实施例中，所述RS485输出电路包括电阻R27、电感L3、二极管D4、固态放电管F1、电阻R4、电感L4、固态放电管F2以及插座XS5；所述电阻R27的一端与转换器D6的6引脚连接，所述电阻R27的另一端与电感L3连接，所述电感L3的另一端分别与二极管D4以及固态放电管F1连接，所述固态放电管的另一端与插座XS5连接；所述电阻R4的一端与转换D6的7引脚连接，所述电阻R4的另一端与电感L4连接，所述电感L4的另一端分别与二极管D4的另一端以及固态放电管F2连接，所述固态放电管F2的另一端与插座XS5连接；所述处理器1通过一个UART口来发送IRIG‑B码格式的时钟信号，通过RS485转换器将信号转换成RS485形式的电平，通过差分线A、B进行输出；用差分线的形式输出，可以大大提高信号的抗干扰能力，为了增加RS485的差分线抗静电干扰能力，在差分线上串接电阻和电感、以及对地增加TVS管，防止端子上误接强电。 [0076] 参见图8，根据本发明的一方面，一种B码对时装置的B码对时方法，包括以下步骤： [0077] S1、系统上电或重启，第一时钟源2获取卫星时钟； [0078] S2、处理器1发送指令至第一时钟源2，并开启处理器1内部定时器计时，获取卫星时钟时关闭定时器，记录定时器时间，若定时器时间大于阈值，则认为读取卫星时钟失败，则进行再次获取；反之则读取卫星时钟成功，将卫星时钟同步至系统时钟和第二时钟源3的硬件时钟；在本发明中所述阈值为1ms，本发明不进行具体限定，具体可根据需要进行设定；本发明通过对执行时间进行补偿，保证输出的时钟信号误差更小。 [0079] S3、定时获取硬件时钟，通过IRIG‑B输出接口单元4向外发送B码形式的时钟信号进行B码对时。 |
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