一种IRIG-B交流码幅度自适应解调方法及装置专利检索-无线电控制的计时器[2013.01]专利检索查询-专利查询网

一种IRIG-B交流码幅度自适应解调方法及装置
申请号	CN202210487251.1	申请日	2022-05-06	公开(公告)号	CN114967417A	公开(公告)日	2022-08-30
申请人	北京九天利建信息技术股份有限公司;			发明人	曹立; 周明明; 郭凯文;
摘要	本发明涉及一种IRIG‑B交流码幅度自适应解调方法和装置，该方法包括：1)对输入的IRIG‑B交流码自适应整形，其中包括调整IRIG‑B交流码的幅度和参考电平，将模拟信号转换成数字信号，采集数字信号的电压特征值，根据采集数据做调整判决，进一步调整幅度和参考电平，对IRIG‑B交流码的闭环调整；2)将调整后IRIG‑B交流码转换成直流码；3)将IRIG‑B直流码进行相位补偿；4)将经过相位补偿后的直流码进行解码，获得TOD时间信息和1PPS准秒脉冲信号。本发明还提供了与此方法对应的自适应解调装置。这种自适应解调方法和装置可以对不同输入信号幅度进行自适应调整，提高了解调的识别率和稳定性。
权利要求	1.一种IRIG‑B交流码幅度自适应解调方法，其特征在于，包括以下步骤： 1)对输入的IRIG‑B交流码信号进行自适应整形，其中，该自适应整形包括： i)对IRIG‑B交流码信号的幅度和参考电平进行调整， ii)将经过调整后的IRIG‑B交流码信号进行模数转换，将其转换成数字信号，iii)对模数转换后得到的数字信号进行数据采集，从而获得其电压的最大值Vmax、最小值Vmin和平均值Vavg， iv)根据电压最大值Vmax、最小值Vmin和平均值Vavg做出调整判决，根据该调整判决的结果对步骤i)中的IRIG‑B交流码信号的幅度和参考电平进行进一步的调整，从而形成对输入的IRIG‑B交流码的波形的闭环调整，这种由步骤i)、ii)、iii)和iv)组成的闭环调整不断循环进行，直至将IRIG‑B交流码的波形调整成合适的幅度； 2)将波形被调整成合适幅度的IRIG‑B交流码转换成IRIG‑B直流码； 3)将IRIG‑B直流码进行相位补偿； 4)将经过相位补偿后的IRIG‑B直流码进行解码，从而获得输入的IRIG‑B交流码的TOD时间信息和1PPS准秒脉冲信号；其中，步骤iv)中将IRIG‑B交流码的波形调整成合适的幅度，该合适的幅度是指幅度达到步骤ii)中的模数转换的量程的二分之一至满量程之间；步骤3)中的相位补偿，是指对IRIG‑B直流码进行相位调整，消除在波形调整和转换成直流码的过程中引入的相位滞后，使IRIG‑B直流码与输入的IRIG‑B交流码的相位一致；步骤4)中的解码的过程为，将经过相位补偿的IRIG‑B直流码转换成时间信息，并提取出1PPS准秒脉冲信号。 2.如权利要求1所述的IRIG‑B交流码幅度自适应解调方法，其特征在于，所述步骤i)中对IRIG‑B交流码信号的幅度进行调整，是指将IRIG‑B交流码信号的幅度调整成0.1～2倍。 3.如权利要求1所述的IRIG‑B交流码幅度自适应解调方法，，其特征在于，所述步骤2)包括：将IRIG‑B交流码经过模数转换后，取固定时间内的该IRIG‑B交流码的电压采集值作平均，得到参考电平Vref1，以Vref1为参考点将该IRIG‑B交流码数字信号翻转，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2，以Vref2为参考点将大于Vref2的值输出高，而将小于Vref2的值输出低，如此将交流码转化成直流码。 4.一种IRIG‑B交流码幅度自适应解调装置，其特征在于包括： 1)自适应整形电路，其对输入的IRIG‑B交流码信号的幅度和参考电平进行调整，并将调整后的IRIG‑B交流码信号输出给模数转换器； 2)模数转换器，其将经过调整后的IRIG‑B交流码信号转换成数字信号，并将该数字信号输出给基于FPGA的逻辑处理单元； 3)基于FPGA的逻辑处理单元，其对所述数字信号进行数据采集，从而获得所述数字信号的电压的最大值Vmax、最小值Vmin和平均值Vavg，并将这些数据输出给基于MCU的数据处理单元； 4)基于MCU的数据处理单元，其根据所述电压的最大值Vmax、最小值Vmin和平均值Vavg做出调整判决，根据该调整判决的结果对所述自适应整形电路进行控制，从而对输入的所述IRIG‑B交流码信号的幅度和参考电平进行进一步的调整，从而形成对输入的所述IRIG‑B交流码的波形的闭环调整，直至将该IRIG‑B交流码的波形调整成合适的幅度；其中，波形被调整成合适幅度的IRIG‑B交流码被输出到所述模数转换器，转换成数字信号，然后再输出给所述基于FPGA的逻辑处理单元，该基于FPGA的逻辑处理单元将该数字信号转换成IRIG‑B直流码，并对该IRIG‑B直流码进行相位补偿，之后将经过相位补偿后的IRIG‑B直流码进行解码，从而获得输入的IRIG‑B交流码的TOD时间信息和1PPS准秒脉冲信号；其中，所述自适应整形电路中将IRIG‑B交流码的波形调整成合适的幅度，该合适的幅度是指幅度达到所述模数转换器的量程的二分之一至满量程之间；所述基于FPGA的逻辑处理单元进行的相位补偿，是指对所述IRIG‑B直流码进行相位调整，消除在波形调整和转换成直流码的过程中引入的相位滞后，使所述IRIG‑B直流码与输入的所述IRIG‑B交流码的相位一致；所述基于FPGA的逻辑处理单元的解码过程为，将经过相位补偿的IRIG‑B直流码转换成时间信息，并提取出1PPS准秒脉冲信号。 5.如权利要求4所述的IRIG‑B交流码幅度自适应解调装置，其特征在于，其中所述自适应整形电路对IRIG‑B交流码信号的幅度进行调整，是指将所述IRIG‑B交流码信号的幅度调整成0.1～2倍。 6.如权利要求4所述的IRIG‑B交流码幅度自适应解调装置，其特征在于，其中所述基于FPGA的逻辑处理单元将所述数字信号转换成IRIG‑B直流码的过程包括：将所述模数转换器转换成的数字信号，取固定时间内的该数字信号的电压采集值作平均，得到参考电平Vref1，以Vref1为参考点将IRIG‑B交流码数字信号翻转，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2，以Vref2为参考点将大于Vref2的值输出高，而将小于Vref2的值输出低，如此将交流码转化成直流码。
说明书全文	一种IRIG‑B交流码幅度自适应解调方法及装置技术领域 [0001] 本发明涉及IRIG‑B码的解码方法和装置，更具体而言，涉及一种能够对IRIG‑B交流码进行自适应整形的解码方法和装置。背景技术 [0002] IRIG时间码标准是美国国家靶场仪器组(Inter‑Range Instrumentation Group)为靶场之间的信息交换对应制定的标准，用于协调靶场间的配合，保证设备间的协同工作。目前已成为广泛应用于电力、金融、国防、航天等各领域的国际标准。 [0003] IRIG时间码主要分为并行时间码和串行时间码。其中串行时间码可分为IRIG‑A、B、C、D、E、G、H六种码型，不同的串行码有不同的时帧周期。IRIG‑B码时帧周期为一秒一帧，应用最为广泛。 [0004] IRIG‑B码有两种码型，分别是IRIG‑B直流码(DC)和IRIG‑B交流码(AC)，IRIG‑B(DC)码的授时精度较高而传输距离较短，IRIG‑B(AC)码的传输距离较远，但精度相对比较低。 [0005] 传统的IRIG‑B(AC)码的解调主要可以分为两类，一类是以模拟电路为主的解调办法，另一类是以数字电路为主的解调办法。其中数字解调一般有两种思路： [0006] 一种思路是将IRIG‑B(AC)码的1KHz的正弦信号经整形转换后输送给控制芯片，控制芯片接收到IRIG‑B(AC)码转换的数字信号后调用数字乘法器使其自乘，将自乘结果通过滤波器滤除交流分量，保留直流分量，得到IRIG‑B(DC)码信号，再按直流码解码方法解码； [0007] 另一种思路是接口电路接收到IRIG‑B(AC)码信号之后分成两路，一路通过检零电路得到1KHz的基准脉冲信号，另一路通过模数转换器将模拟信号转换为数字信号，将第一路提取的基准脉冲信号内部倍频之后的脉冲作为模数转换器的采样控制信号，得到输入IRIG‑B(AC)码信号波峰和波谷对应的数字信号，此数字信号处理后得出时间信息，根据基准脉冲提供的标准时刻就可以完成解调。 [0008] 传统的这两种思路的数字解调方法都需要根据实际情况对信号线路衰减手动进行补偿调整来提高识别率，自适应能力比较差；也不能解调出输入信号的幅度、调制比等信息，难以提供可靠和高精度的基准时间信息。发明内容 [0009] 本发明的目的在于克服以上现有技术的不足，提供一种IRIG‑B交流码幅度自适应解调方法及装置，这种解调方法和装置不但能像传统技术那样具备解调标准秒脉冲和时间信息的基本能力，还能够准确识别输入信号的幅度、调制比、标准制式，对不同输入信号幅度可进行自适应调整，从而提高了解调的识别率和稳定性。 [0010] 本发明的上述技术目的是通过以下技术方案实现的： [0011] 一种IRIG‑B交流码幅度自适应解调方法，其特征在于，包括以下步骤： [0012] 1)对输入的IRIG‑B交流码信号进行自适应整形，其中，该自适应整形包括： [0013] i)对IRIG‑B交流码信号的幅度和参考电平进行调整， [0014] ii)将经过调整后的IRIG‑B交流码信号进行模数转换，将其转换成数字信号，[0015] iii)对模数转换后得到的数字信号进行数据采集，从而获得其电压的最大值Vmax、最小值Vmin和平均值Vavg， [0016] iv)根据电压最大值Vmax、最小值Vmin和平均值Vavg做出调整判决，根据该调整判决的结果对步骤i)中的IRIG‑B交流码信号的幅度和参考电平进行进一步的调整，从而形成对输入的IRIG‑B交流码的波形的闭环调整， [0017] 这种由步骤i)、ii)、iii)和iv)组成的闭环调整不断循环进行，直至将IRIG‑B交流码的波形调整成合适的幅度； [0018] 2)将波形被调整成合适幅度的IRIG‑B交流码转换成IRIG‑B直流码； [0019] 3)将IRIG‑B直流码进行相位补偿； [0020] 4)将经过相位补偿后的IRIG‑B直流码进行解码，从而获得输入的IRIG‑B交流码的TOD时间信息和1PPS准秒脉冲信号； [0021] 其中，步骤iv)中将IRIG‑B交流码的波形调整成合适的幅度，该合适的幅度是指幅度达到步骤ii)中的模数转换的量程的二分之一至满量程之间； [0022] 步骤3)中的相位补偿，是指对IRIG‑B直流码进行相位调整，消除在波形调整和转换成直流码的过程中引入的相位滞后，使IRIG‑B直流码与输入的IRIG‑B交流码的相位一致； [0023] 步骤4)中的解码的过程为，将经过相位补偿的IRIG‑B直流码转换成时间信息，并提取出1PPS准秒脉冲信号。 [0024] 在上述IRIG‑B交流码幅度自适应解调方法中，步骤i)中对IRIG‑B交流码信号的幅度进行调整，是指将IRIG‑B交流码信号的幅度调整成0.1～2倍。 [0025] 在上述IRIG‑B交流码幅度自适应解调方法中，步骤2)包括：将IRIG‑B交流码经过模数转换后，取固定时间内的该IRIG‑B交流码的电压采集值作平均，得到参考电平Vref1，以Vref1为参考点将该IRIG‑B交流码数字信号翻转，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2，以Vref2为参考点将大于Vref2的值输出高，而将小于Vref2的值输出低，如此将交流码转化成直流码。 [0026] 本发明还公开了一种IRIG‑B交流码幅度自适应解调装置，其特征在于，包括： [0027] 1)自适应整形电路，其对输入的IRIG‑B交流码信号的幅度和参考电平进行调整，并将调整后的IRIG‑B交流码信号输出给模数转换器； [0028] 2)模数转换器，其将经过调整后的IRIG‑B交流码信号转换成数字信号，并将该数字信号输出给基于FPGA的逻辑处理单元； [0029] 3)基于FPGA的逻辑处理单元，其对数字信号进行数据采集，从而获得数字信号的电压的最大值Vmax、最小值Vmin和平均值Vavg，并将这些数据输出给基于MCU的数据处理单元； [0030] 4)基于MCU的数据处理单元，其根据电压的最大值Vmax、最小值Vmin和平均值Vavg做出调整判决，根据该调整判决的结果对自适应整形电路进行控制，从而对输入的IRIG‑B交流码信号的幅度和参考电平进行进一步的调整，从而形成对输入的IRIG‑B交流码的波形的闭环调整，直至将该IRIG‑B交流码的波形调整成合适的幅度； [0031] 其中，波形被调整成合适幅度的IRIG‑B交流码被输出到模数转换器，转换成数字信号，然后再输出给基于FPGA的逻辑处理单元，该基于FPGA的逻辑处理单元将该数字信号转换成IRIG‑B直流码，并对该IRIG‑B直流码进行相位补偿，之后将经过相位补偿后的IRIG‑B直流码进行解码，从而获得输入的IRIG‑B交流码的TOD时间信息和1PPS准秒脉冲信号； [0032] 其中，自适应整形电路中将IRIG‑B交流码的波形调整成合适的幅度，该合适的幅度是指幅度达到模数转换器的量程的二分之一至满量程之间； [0033] 基于FPGA的逻辑处理单元进行的相位补偿，是指对IRIG‑B直流码进行相位调整，消除在波形调整和转换成直流码的过程中引入的相位滞后，使IRIG‑B直流码与输入的IRIG‑B交流码的相位一致； [0034] 基于FPGA的逻辑处理单元的解码过程为，将经过相位补偿的IRIG‑B直流码转换成时间信息，并提取出1PPS准秒脉冲信号。 [0035] 在上述IRIG‑B交流码幅度自适应解调装置，其中自适应整形电路对IRIG‑B交流码信号的幅度进行调整，是指将IRIG‑B交流码信号的幅度调整成0.1～2倍。 [0036] 在上述IRIG‑B交流码幅度自适应解调装置，其中基于FPGA的逻辑处理单元将数字信号转换成IRIG‑B直流码的过程包括：将模数转换器转换成的数字信号，取固定时间内的该数字信号的电压采集值作平均，得到参考电平Vref1，以Vref1为参考点将该IRIG‑B交流码数字信号翻转，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2，以Vref2为参考点将大于Vref2的值输出高，而将小于Vref2的值输出低，如此将交流码转化成直流码。 [0037] 通过以上技术方案，本发明能够实现以下有益效果： [0038] 通常的IRIG‑B交流码解码方法只能解出时间信息和准秒脉冲信号以及标准格式，本发明除此之外还能正确识别出输入的IRIG‑B交流码信号的幅度和调制比信息。 [0039] 面对复杂的应用环境，一般需要手动调整解码模块电路参数值，本发明可以实现输入信号的幅度自适应，应对不同幅度不同调制比的输入信号都具有良好的识别率。 [0040] 一般解码模块的准秒脉冲解调精度为30us左右，国军标(GJB 2991‑20083.1.5)中要求IRIG‑B交流码时间同步误差小于10us。本发明采用高精度低漂移晶振作为计数时钟，配合FPGA内部解码模块可以实现5us的解调精度。附图说明 [0041] 图1为本发明的IRIG‑B交流码幅度自适应解调方法的功能框图； [0042] 图2为本发明的IRIG‑B交流码幅度自适应解调装置的模块电路功能框图； [0043] 图3为本发明的IRIG‑B交流码幅度自适应解调装置中的自适应整形电路的原理图； [0044] 图4为本发明的IRIG‑B交流码幅度自适应解调方法中的IRIG‑B交流码整形波形示意图； [0045] 图5为本发明的IRIG‑B交流码幅度自适应解调方法中的整形波形数字信号翻转示意图； [0046] 图6为本发明的IRIG‑B交流码幅度自适应解调方法中的IRIG‑B直流码转化示意图； [0047] 图7为IRIG‑B交流码解码码元示意图。具体实施方式 [0048] 下面结合附图和实施例对本发明做进一步详细的描述： [0049] 如图1所示，本发明提供了一种IRIG‑B交流码幅度自适应解调方法，该方法包括以下步骤： [0050] 1)对输入的IRIG‑B交流码信号进行自适应整形，其中，该自适应整形包括： [0051] i)对IRIG‑B交流码信号的幅度和参考电平进行调整， [0052] ii)将经过调整后的IRIG‑B交流码信号进行模数转换，将其转换成数字信号； [0053] iii)对模数转换后得到的数字信号进行数据采集，从而获得其电压的最大值Vmax、最小值Vmin和平均值Vavg； [0054] iv)根据电压最大值Vmax、最小值Vmin和平均值Vavg进行数据分析，做出调整判决，根据该调整判决的结果对步骤i)中的IRIG‑B交流码信号的幅度和参考电平进行进一步的调整，从而形成对输入的IRIG‑B交流码的波形的闭环调整，这种由步骤i)、ii)、iii和iv)组成的闭环调整不断循环进行，直至将该IRIG‑B交流码的波形调整成合适的幅度； [0055] 2)将波形被调整成合适幅度的IRIG‑B交流码转换成IRIG‑B直流码； [0056] 3)将IRIG‑B直流码进行相位补偿； [0057] 4)将经过相位补偿后的IRIG‑B直流码进行解码，从而获得输入的IRIG‑B交流码的TOD时间信息和1PPS准秒脉冲信号； [0058] 其中，步骤iv)中将该IRIG‑B交流码的波形调整成合适的幅度，该合适的幅度是指幅度达到步骤ii)中的模数转换的量程的二分之一至满量程之间； [0059] 步骤3)中的相位补偿，是指对IRIG‑B直流码进行相位调整，消除在波形调整和转换成直流码的过程中引入的相位滞后，使IRIG‑B直流码与输入的IRIG‑B交流码的相位一致； [0060] 步骤4)中的解码的过程为，将经过相位补偿的IRIG‑B直流码转换成时间信息，并提取出1PPS准秒脉冲信号。 [0061] 在上述IRIG‑B交流码幅度自适应解调方法中，步骤i)中对IRIG‑B交流码信号的幅度进行调整，是指将IRIG‑B交流码信号的幅度调整成0.1～2倍。 [0062] 在上述IRIG‑B交流码幅度自适应解调方法中，步骤2)包括：IRIG‑B交流码经过模数转换后，取固定时间内的该IRIG‑B交流码的电压采集值作平均，得到参考电平Vref1，以Vref1为参考点将该IRIG‑B交流码数字信号翻转，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2，以Vref2为参考点将大于Vref2的值输出高，而小于Vref2的值输出低，如此将交流码转化成直流码。 [0063] 如图2所示，本发明还提供了一种IRIG‑B交流码幅度自适应解调装置，该装置包括信号输入接口电路、自适应整形电路、模数转换器、基于Altera FPGA芯片EP4CE10的逻辑处理单元、基于MCU的数据处理单元以及对外接口电路。 [0064] 在该装置中，自适应整形电路输入端与接口电路相连，自适应整形电路输出端与模数转换器输入端相连。 [0065] 模数转换器输出端与FPGA逻辑控制单元相连，通信接口为SPI接口，A/D采样频率为1MHz。 [0066] FPGA逻辑处理单元与MCU数据处理单元相连，通信接口为8位数据总线、8位地址总线及控制信号。 [0067] FPGA逻辑处理单元可对外输出TOD时间信息和1PPS准秒脉冲信号。 [0068] MCU数据处理单元可通过SPI接口对自适应整形电路的数字电位器进行配置。 [0069] MCU数据处理单元对外接口为串口UART，可输出解调信息和模块工作状态。 [0070] 如图3所示，本发明提供的自适应整形电路包括第一级反向放大器U8A、第二级同比例反向放大器U8B、分别控制第一级反向放大器和第二级反向放大器的两个数字电位器U6和数字电位器U9，其中数字电位器U6和数字电位器U9的型号均为MAX5438，7位128滑点，端到端阻值100KΩ，通信接口为SPI接口。 [0071] 在自适应整形电路中，第一级反向放大器U8A可以对输入模拟信号进行0.1～2倍的幅度调整。 [0072] 在自适应整形电路中，第二级同比例反向放大器U8B可以对前级输入信号的参考电平进行调整。 [0073] 总体来说，本发明提供的IRIG‑B交流码幅度自适应解调装置的工作过程如下： [0074] 1)对输入信号幅度自适应调整：自适应整形电路将输入的IRIG‑B交流码信号经过波形变换后连接到模数转换器输入端，模数转换器将整形后的模拟信号转换成数字信号并输出给FPGA逻辑处理单元，FPGA逻辑处理单元将采集到的数字信号处理后得到整形波形的最大电压值、最小电压值和平均电压值，实时与MCU数据处理单元数据交互，MCU数据处理单元据此调整自适应整形电路中的两个数字电位器U6和U9的滑点，调理整形波形，再经A/D转换和数据分析后作出调理决策，直至调整到合适幅度，如此形成一个对输入信号幅度的闭环控制。 [0075] 2)模数转换器将整形波形信号转化成IRIG‑B直流码，FPGA逻辑处理单元对采集的数字信号进行处理，找到采集信号的参考电平Vref1和Vref2，以及翻转后的主峰值Vmax1和次峰值Vmax2，据此产生IRIG‑B直流码的方波信号，再通过相位补偿模块得到补偿后的IRIG‑B直流码信号，与此同时将采集处理的数据传送给MCU数据处理单元解析出输入信号调制比和幅度等信息。 [0076] 3)FPGA逻辑处理单元完成对补偿后的IRIG‑B直流码信号解码，输出TOD时间信息和1PPS准秒脉冲信号。 [0077] 以下根据附图进一步具体解释根据本发明的IRIG‑B交流码幅度自适应解调装置的具体工作过程。 [0078] 如图3所示，IRIG‑B交流码信号经接口电路输入，自适应整形电路的第一级反向放大器U8A默认放大系数为0.1，减幅后的整形波形进入第二级等比例反向放大器U8B，数字电位器U6默认值为模数转换器二分之一量程值。整形后的模拟信号经模数转换器转化为数字信号送入FPGA逻辑处理单元，然后FPGA逻辑处理单元提取采集的数字信号的电压最大值Vmax、最小值Vmin和平均值Vavg(如图4所示)提供给MCU数据处理单元，MCU数据处理单元程序自适应调幅子程序依据输入参数对整形电路中的数字电位器U6和U9作出调整判决，调整后的新整形波形再经A/D转换和数据分析后，按软件算法进行调理决策，直至将整形波形调整至合适幅度，该合适幅度一般为模数转换器的二分之一量程到满量程之间，一般为2～3V。其中，第一级反向放大器U8A默认放大系数为0.1的设置，可以使得对信号幅度的调节能够从较小的数值开始，逐渐增大，从而能够提高调节的精度。其中，MCU数据处理单元程序自适应调幅子程序对整形电路中的数字电位器U6和U9做出调整判决的具体过程为，该自适应调幅子程序根据接收到的数字信号的电压最大值Vmax、最小值Vmin和平均值Vavg判断对输入信号的整形是否失真，整形后的信号幅度是否合适，据此来调节自适应整形电路中的两个反向放大器的系数，从而对输入信号的幅度和参考电平进行调节。进一步的，将IRIG‑B交流码转换成IRIG‑B直流码，FPGA逻辑处理单元收到整形后的IRIG‑B交流码数字信号后，取固定时间内的电压采集值作平均得到参考电平Vref1，以Vref1为参考点将整形波形数字信号翻转(图5所示)，处理后得到主峰值Vmax1和次峰值Vmax2，取Vmax1和Vmax2中间值作为Vref2。以Vref2为参考点将大于该参考电平的值输出高，小于该参考电平的值输出低，如此将正弦波转化成方波信号，方波信号再经过FPGA逻辑处理单元内部相位补偿模块得到IRIG‑B直流码信号，如图6所示。 [0079] 进一步的，FPGA逻辑处理单元内部解码器对IRIG‑B直流码进行数字解码，解码器检测转换的方波信号的上升沿和下降沿，并对方波信号的宽度进行计数，脉冲宽度为2ms的为“0”码元，脉冲宽度为5ms的为“1”码元，脉冲宽度为8ms的为“P”码元(图7所示)，与此同时将转换的码元信息转换成BCD码格式，完成时间信息的解析。当检测到两个连续的“P”码元时，表示这一秒的一帧数据开始发送，对每个码元的上升沿进行计数，计数至99时，即将接收下一帧数据，输出脉冲信号，即为准秒信号。

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