1.一种时间同步系统，其特征在于，所述系统包括：
从时钟设备，包括从处理器、电平转换单元和从PHY芯片，所述从处理器用于生成第一同步帧信号，并对所述第一同步帧信号加上第一时间戳，所述电平转换单元用于将所述第一同步帧信号发送给主时钟设备；
所述主时钟设备，包括主处理器和主PHY芯片，所述主处理器用于对所述第一同步帧信号加上第二时间戳，并根据所述第一同步帧信号生成第二同步帧信号，对所述第二同步帧信号加上第三时间戳，所述主PHY芯片用于将携带所述第二时间戳和所述第三时间戳的第二同步帧信号发送给所述从PHY芯片；
其中，所述从PHY芯片用于提取所述第二同步帧信号携带的所述第二时间戳和所述第三时间戳，并发送给所述从处理器，所述从处理器还用于对所述第二同步帧信号加上第四时间戳，并根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号。
2.根据权利要求1所述的时间同步系统，其特征在于，所述第一同步帧信号和所述第二同步帧信号均为上升沿信号。
3.根据权利要求1所述的时间同步系统，其特征在于，
所述从处理器包括从微处理单元、从时间打戳器和从锁相环，所述从微处理单元用于生成所述第一同步帧信号，所述从时间打戳器用于加上所述第一时间戳和所述第四时间戳，所述从锁相环用于根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号；
所述主处理器均包括主微处理单元和主时间打戳器，所述主微处理单元用于生成所述第二同步帧信号，所述主时间打戳器用于加上所述第二时间戳和所述第三时间戳。
4.根据权利要求3所述的时间同步系统，其特征在于，所述从锁相环具体用于，计算所述从时钟设备和所述主时钟设备之间的时间差，并根据所述时间差得到所述基准时钟信号，其中，所述时间差＝((t2‑t1)+(t4‑t3)/2，t1为所述第一时间戳、t2为所述第二时间戳、t3为所述第三时间戳、t4为所述第四时间戳t4。
5.根据权利要求1所述的时间同步系统，其特征在于，所述从时钟设备还包括：
电源开关、第一逻辑门、第二逻辑门和第一开关单元，所述第一逻辑门第一输入端连接至所述主处理器与所述电平转换单元的通信线路上，所述第一逻辑门第二输入端用以接收分压信号，所述第一开关单元的第一输入端与所述第一逻辑门的输出端连接，所述第二逻辑门的第一输入端与所述第一开关单元的输出端连接，所述第二逻辑门的输出端与所述电源开关连接；
其中，所述主时钟设备上电后，周期性输出第一电平信号，在所述从时钟设备通电时，所述第一逻辑门根据所述第一电平信号和所述分压信号输出第二电平信号，所述第一开关单元根据所述第二电平信号输出第三电平信号，所述第二逻辑门根据所述第三电平信号打开所述电源开关，以唤醒所述从时钟设备。
6.根据权利要求5所述的时间同步系统，其特征在于，所述从处理器还用于，在所述从时钟设备被唤醒后，在所述第一电平信号的间歇时段向所述主时钟设备发送反向握手信号，以使所述主时钟设备停止输出所述第一电平信号，并等待所述从时钟设备发送所述第一同步帧信号。
7.根据权利要求5所述的时间同步系统，其特征在于，所述从时钟设备还包括：
看门狗单元，所述看门狗单元输入端与所述从处理器连接，所述看门狗单元的输出端与所述第二逻辑门的第二输入端连接；
其中，所述从时钟设备上电后，所述从处理器持续向所述看门狗单元输入第四电平信号，所述看门狗单元用于根据所述第四电平信号输出第五电平信号，以使所述第二逻辑门停止接收所述第三电平信号，并在接收到所述从处理器发送的休眠信号时，通过所述第二逻辑门断开所述电源开关，以使所述从时钟设备休眠。
8.根据权利要求7所述的时间同步系统，其特征在于，所述从处理器还包括：
帧头识别单元，与所述电平转换单元连接，用于监控所述主时钟设备输入的休眠指令；
决策单元，与所述帧头识别单元和所述看门狗单元的输入端分别连接，用于在所述从时钟设备上电后，持续向所述看门狗单元输入第四电平信号，以及在所述帧头识别单元监测到休眠指令时，向所述看门狗单元输入所述休眠信号。
9.根据权利要求7所述的时间同步系统，其特征在于，所述主处理器和所述从处理器采用可编程阵列逻辑电路FPGA或片上系统SOC。
10.根据权利要求5所述的时间同步系统，其特征在于，所述第二逻辑门为逻辑或门。
11.一种域控制器，其特征在于，所述域控制器包括如权利要求1‑10任一项所述的时间同步系统。
12.一种车辆，其特征在于，所述车辆包括如权利要求11所述的域控制器。