1.一种全数字锁相回路，包含：
数字控制振荡器，用来依据频率控制信号产生时钟信号；
时间‑数字转换器，耦接至该数字控制振荡器，用来依据该时钟信号与参考信号之间的相位差产生数字输出信号；以及
归一化电路，耦接至该时间‑数字转换器，用来依据增益参数将该数字输出信号转换为时钟相位值；
其中该归一化电路对应该数字输出信号自储存的多个候选增益参数选出其中之一做为该增益参数。
2.如权利要求1所述的全数字锁相回路，其中该些候选增益参数是该归一化电路依据先前的多个该相位差数值以及先前的多个该数字输出信号而产生。
3.如权利要求2所述的全数字锁相回路，其中该归一化电路分别依据该些相位差数值其中之一与该些数字输出信号其中之一的乘积产生该些候选增益参数。
4.如权利要求3所述的全数字锁相回路，其中该归一化电路包含最小均方电路，用来依据该相位差数值与该数字输出信号的乘积以及在目前的周期所使用的目前增益参数产生用于下个周期的下个增益参数。
5.如权利要求3所述的全数字锁相回路，其中该归一化电路更包含：
多工器，由该数字输出信号控制来输出该些候选增益参数其中之一做为该增益参数；
解多工器，由延迟数字输出信号控制而接收根据该延迟数字输出信号所产生的延迟增益参数，该延迟增益参数用以更新对应的该候选增益参数；
储存装置，耦接该多工器的多个输入端以及该解多工器的多个输出端，用以储存该些候选增益参数；
第一延迟电路，耦接该多工器以及该解多工器，用以接收该数字输出信号以产生该延迟数字输出信号。
6.如权利要求5所述的全数字锁相回路，其中该归一化电路更包含：
多个寄存器，用以储存该些候选增益参数；
多个加法器，分别耦接该些寄存器其中之一，且耦接到该解多工器；以及多个第二延迟电路，分别耦接该些寄存器其中之一以及该些加法器其中之一。
7.一种用于全数字锁相回路的校正方法，包含：
利用该全数字锁相回路中的数字控制振荡器依据频率控制信号产生时钟信号；
利用该全数字锁相回路中的时间‑数字转换器依据该时钟信号与参考信号之间的相位差产生数字输出信号；
利用该全数字锁相回路中的归一化电路依据增益参数将该数字输出信号转换为时钟相位值；以及
利用该归一化电路对应该数字输出信号自储存的多个候选增益参数选出其中之一做为该增益参数。
8.如权利要求7所述的校正方法，其中该些候选增益参数是该归一化电路依据先前的多个该相位差数值以及先前的多个该数字输出信号而产生。
9.如权利要求7所述的校正方法，其中利用该全数字锁相回路中的该归一化电路依据该增益参数将该数字输出信号转换为该时钟相位值的步骤包含：
利用该归一化电路将该数字输出信号乘上该增益参数以产生该时钟相位值。
10.如权利要求9所述的校正方法，其中利用该归一化电路对应该数字输出信号自储存的多个候选增益参数选出其中之一做为该增益参数的步骤包含：
延迟该数字输出信号以产生延迟数字输出信号；
以该数字输出信号控制多工器；
以延迟数字输出信号控制解多工器；以及
以该多工器控制要输出储存装置中的该些候选增益参数中的那一个，并以该解多工器控制该储存装置来接收根据该延迟数字输出信号所产生的延迟增益参数，该延迟增益参数用以更新对应的该候选增益参数。