一种差分对称型并行比较的时间数字转换器 |
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| 申请号 | CN202410005045.1 | 申请日 | 2024-01-02 | 公开(公告)号 | CN117572750A | 公开(公告)日 | 2024-02-20 |
| 申请人 | 西安电子科技大学; | 发明人 | 马瑞; 李春林; 王夏宇; 胡进; 李栋; 朱樟明; | ||||
| 摘要 | 本 发明 公开了一种差分对称型并行比较的 时间数字转换器 ，包括：单端转差分模 块 一、延迟 锁 相环、单端转差分模块二、差分压控延时链模块一、差分压控延时链模块二、时间比较器阵列和 编码器 ；其中的延迟 锁相环 采用差分压控延时单元提高了对电源噪声的抑制能 力 ，加快了锁定时间，动态控制延时链偏置 电压 Vc，使得时间数字转换器具有较好的鲁棒性。本发明通过 延迟锁相环 采用差分压控延时单元提高了对电源噪声的抑制能力，加快了锁定时间，动态控制延时链偏置电压Vc，使得时间数字转换器具有较好的鲁棒性；设计了一种新型并行比较排列方式，为后续版图设计和布局提供便利，实现拓扑结构对称、走线长度相同的版图布局，以提高时间数字转换器的线性度。 | ||||||
| 权利要求 | 1.一种差分对称型并行比较的时间数字转换器，其特征在于，包括： |
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| 说明书全文 | 一种差分对称型并行比较的时间数字转换器技术领域背景技术[0002] 光探测和测距(LiDAR,Light Detection and Ranging)是一种光学技术，广泛用于测量目标的距离和获取场景的3D地图，并用于科学和日常生活的多个领域，例如无人驾驶、手势识别、3D扫描仪和安全监控。激光雷达系统的小型化、芯片化是解决现有激光雷达产品大体积、高成本的有效方案。利用集成电路技术将激光雷达前端模拟接收电路集成在单颗芯片，同时形成多通道甚至面阵化规模，从而极大的降低系统调试的难度，同时也大幅度降低激光雷达产品的成本，推动激光雷达在智能机器人、无人驾驶等领域的大规模普及应用。激光雷达的测距原理通常包括：三角法、干涉法、间接飞行时间、直接飞行时间和调频连续波。与其他的实现方案相比，基于直接飞行时间测距原理的激光雷达，在测量距离、分辨率以及系统复杂度等方面有良好的折衷，对于自动驾驶等应用场景具有完美的适用性。因此，基于直接飞行时间测距原理，对激光雷达前端模拟接收电路进行定制化设计，提升各个模块单元电路性能，同时研究对直接飞行时间进行准确测量的高精度时间数字转换器电路具有十分重要的意义。 [0003] 基于直接飞行时间方法的激光雷达直接测量激光发射时的START信号和物体反射回波的STOP信号之间的时间间隔信息，利用时间数字转化电路将时间信息转换成二进制码，进而得到目标物体的距离信息。因此，时间数字转换器的精度将直接决定测量距离的精度，在时间数字转换器电路中，目前最为常用的是基于延迟锁相环动态调整压控延时链总延时的并行比较时间数字转换器，其时序较为简单，在不同温度工艺角下具有良好的鲁棒性，时间分辨率为单级压控延迟单元的延迟时间，常应用在高分辨率时间数字转换系统中的细量化单元电路。 [0004] 在传统的并行比较时间数字转换器中，激光发射时刻的START信号通过压控延时链在各级输出端产生多相位延时信号，物体回波反射时刻的STOP信号则不经过压控延时链直接与START信号在压控延时链中产生的多相位延时信号在时间比较器阵列中进行比较，最终得出START信号与STOP信号间的时间间隔信息。然而，传统的单端压控延时链受电源噪声影响较大，且由于STOP信号直接与各级时间比较器的一个输入端相连，STOP信号的负载与START信号在压控延时链各级输出端的负载差异较大，使时间比较器的两个输入端驱动能力不匹配，极大地影响了判别结果的准确度，进而影响了并行比较时间数字转换器的精度。 发明内容[0005] 为了解决现有技术中存在的上述问题，本发明提供了一种差分对称型并行比较的时间数字转换器。本发明要解决的技术问题通过以下技术方案实现： [0006] 一种差分对称型并行比较的时间数字转换器，包括： [0008] 所述单端转差分模块一用于将单端信号START转换为差分信号并输出至所述差分压控延时链模块一； [0009] 所述单端转差分模块二用于将单端信号STOP转换为差分信号并输出至所述差分压控延时链模块二； [0010] 所述延迟锁相环采用差分压控延时单元，用于根据参考时钟信号CLK_REF生成延时链偏置电压Vc并输出至所述差分压控延时链模块一和所述差分压控延时链模块二，使得所述差分压控延时链模块一和所述差分压控延时链模块二中每十六级压控延时单元的总延时等于所述参考时钟信号CLK_REF的一个时钟周期； [0011] 所述差分压控延时链模块一用于根据所述单端信号START转换得到的差分信号和自身中的各级压控延时单元输出第一多相位延时信号至所述时间比较器阵列； [0012] 所述差分压控延时链模块二用于根据所述单端信号STOP转换得到的差分信号和自身中的各级压控延时单元输出第二多相位延时信号至所述时间比较器阵列； [0013] 所述时间比较器阵列用于对所述第一多相位延时信号和所述第二多相位延时信号的每一位依次进行比较，输出对应的温度计码； [0014] 所述编码器用于将所述温度计码转换为二进制编码，将所述二进制编码作为输出结果输出。 [0015] 在本发明的一个实施例中，差分压控延时链模块一的电路结构，包括： [0016] 三十二级压控延时单元和首尾两级作为dummy单元的压控延时单元；其中，[0017] 首级dummy单元的正输入端与所述单端转差分模块一的正输出端连接，所述首级dummy单元的负输入端与所述单端转差分模块一的负输出端连接，所述首级dummy单元的控制端与所述三十二级压控延时单元中的第一级压控延时单元的控制端连接，所述首级dummy单元的正输出端与所述三十二级压控延时单元中的第一级压控延时单元的正输入端连接，所述首级dummy单元的负输出端与所述三十二级压控延时单元中的第一级压控延时单元的负输入端连接； [0018] 所述三十二级压控延时单元中的每一级压控延时单元依次通过串联的方式与自身下一级的压控延时单元进行连接，每一级压控延时单元的控制端相互连接，第三十二级压控延时单元的控制端与尾级dummy单元的控制端连接，所述第三十二级压控延时单元的正输出端与所述尾级dummy单元的正输入端连接，所述第三十二级压控延时单元的负输出端与所述尾级dummy单元的负输入端连接；所述三十二级压控延时单元中的每一级压控延时单元的正输出端依次分别作为输出信号端STp<1>～STp<32>，所述三十二级压控延时单元中的每一级压控延时单元的负输出端依次分别作为输出信号端STn<1>～STn<32>； [0019] 所述尾级dummy单元的控制端与所述延迟锁相环的输出端连接。 [0020] 在本发明的一个实施例中，差分压控延时链模块二的电路结构，包括： [0021] 十六级压控延时单元和首尾两级作为dummy1单元的压控延时单元；其中，[0022] 首级dummy1单元的正输入端与所述单端转差分模块二的正输出端连接，所述首级dummy1单元的负输入端与所述单端转差分模块二的负输出端连接，所述首级dummy1单元的控制端与所述十六级压控延时单元中的第一级压控延时单元的控制端连接，所述首级dummy1单元的正输出端与所述十六级压控延时单元中的第一级压控延时单元的正输入端连接，所述首级dummy1单元的负输出端与所述十六级压控延时单元中的第一级压控延时单元的负输入端连接； [0023] 所述十六级压控延时单元中的每一级压控延时单元依次通过串联的方式与自身下一级的压控延时单元进行连接，每一级压控延时单元的控制端相互连接，第十六级压控延时单元的控制端与尾级dummy1单元的控制端连接，所述第十六级压控延时单元的正输出端与所述尾级dummy1单元的正输入端连接，所述第十六级压控延时单元的负输出端与所述尾级dummy1单元的负输入端连接；所述十六级压控延时单元中的每一级压控延时单元的正输出端依次分别作为输出信号端SPp<1>～SPp<16>，所述十六级压控延时单元中的每一级压控延时单元的负输出端依次分别作为输出信号端SPn<1>～SPn<32>； [0024] 所述首级dummy1单元的控制端与所述延迟锁相环的输出端连接。 [0025] 在本发明的一个实施例中，时间比较器阵列，包括： [0026] 延时链正输出端时间比较器阵列和延时链负输出端时间比较器阵列；其中，[0027] 所述延时链正输出端时间比较器阵列包括十六级时间比较器；所述十六级时间比较器中的第n级时间比较器的第一端与输出信号端STp [0028] 在本发明的一个实施例中，延时链负输出端时间比较器阵列，包括：十五级时间比较器；其中， [0029] 所述十五级时间比较器中的第x级时间比较器的第一端与输出信号端STn [0030] 在本发明的一个实施例中，延时链正输出端时间比较器阵列的输出端OUT<2n‑1>和所述延时链负输出端时间比较器阵列的输出端OUT<2x>组合成所述时间比较器阵列的输出端OUT [0031] 在本发明的一个实施例中，编码器的输入端与所述时间比较器阵列的输出端连接；所述编码器将所述时间比较器阵列输出的31位温度计码转换为5位的二进制编码。 [0032] 本发明的有益效果： [0033] 1、本发明提出的延迟锁相环采用差分压控延时单元提高了对电源噪声的抑制能力，加快了锁定时间，动态控制延时链偏置电压Vc，使得时间数字转换器具有较好的鲁棒性。 [0034] 2、采用单端转差分模块与差分压控延时链模块，使信号START和信号STOP均通过延时链产生多相位延时信号，并利用对称布局，使得两个通道送入相应时间比较器的延时信号的负载完全一致，消除了负载不匹配所引入的判别误差，提高了时间数字转换器的精度。 [0035] 3、本发明设计了一种新型并行比较排列方式，使信号从压控延时链模块一的末级输出端和差分压控延时链模块二的首级输出端开始依次送入时间比较器阵列，为后续版图设计和布局提供便利，实现拓扑结构对称、走线长度相同的版图布局，以提高时间数字转换器的线性度。附图说明 [0036] 图1为一种传统的并行比较时间数字转换器的结构示意图； [0037] 图2为本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的模块示意图； [0038] 图3为本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的结构示意图； [0039] 图4为本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的时间比较器阵列的结构示意图； [0040] 图5为本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的信号START与信号STOP的时间间隔测量输出的过程示意图。 [0041] 附图标记 [0042] 100‑单端转差分模块一；200‑延迟锁相环；300‑单端转差分模块二；400‑差分压控延时链模块一；500‑差分压控延时链模块二；600‑时间比较器阵列；700‑编码器；601‑延时链正输出端时间比较器阵列；602‑延时链负输出端时间比较器阵列。 具体实施方式[0043] 下面将结合本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0044] 传统的并行比较时间数字转换器的结构示意图，请参见图1。由图1可见，传统的并行比较时间数字转换器，可以包括：延迟锁相环、START信号通道的单端压控延时链、时间比较器和编码器。 [0045] 在传统的并行比较时间数字转换器中，激光发射时刻的START信号通过单端压控延时链在各级输出端产生多相位延时信号，物体回波反射时刻的STOP信号则不经过单端压控延时链直接与START信号在单端压控延时链各级的输出端的信号在时间比较器中进行比较，最终得出START信号与STOP信号间的时间间隔信息。然而，传统的单端压控延时链受电源噪声影响较大，且由于STOP信号直接与各级时间比较器的一个输入端相连，STOP信号的负载与START信号在单端压控延时链各级的输出端的负载差异较大，使时间比较器的两个输入端驱动能力不匹配，极大地影响了判别结果的准确度，进而影响了并行比较时间数字转换器的精度。 [0046] 为了解决上述问题，本发明实施例提供了一种差分对称型并行比较的时间数字转换器，如图2所示，可以包括： [0047] 单端转差分模块一100、延迟锁相环200、单端转差分模块二300、差分压控延时链模块一400、差分压控延时链模块二500、时间比较器阵列600和编码器700；其中，[0048] 单端转差分模块一100用于将单端信号START转换为差分信号并输出至差分压控延时链模块一400； [0049] 单端转差分模块二300用于将单端信号STOP转换为差分信号并输出至差分压控延时链模块二500； [0050] 延迟锁相环200采用差分压控延时单元，用于根据参考时钟信号CLK_REF生成延时链偏置电压Vc并输出至差分压控延时链模块一400和差分压控延时链模块二500，使得差分压控延时链模块一400和差分压控延时链模块二500中每十六级压控延时单元的总延时等于参考时钟信号CLK_REF的一个时钟周期； [0051] 差分压控延时链模块一400用于根据单端信号START转换得到的差分信号和自身中的各级压控延时单元输出第一多相位延时信号至时间比较器阵列600； [0052] 差分压控延时链模块二500用于根据单端信号STOP转换得到的差分信号和自身中的各级压控延时单元输出第二多相位延时信号至时间比较器阵列600； [0053] 时间比较器阵列600用于对第一多相位延时信号和第二多相位延时信号的每一位依次进行比较，输出对应的温度计码； [0054] 编码器700用于将温度计码转换为二进制编码，将二进制编码作为输出结果输出。 [0055] 本发明提出的延迟锁相环采用差分压控延时单元提高了对电源噪声的抑制能力，加快了锁定时间，动态控制延时链偏置电压Vc，使得时间数字转换器具有较好的鲁棒性；采用单端转差分模块与差分压控延时链模块，使信号START和信号STOP均通过延时链产生多相位延时信号，并利用对称布局，使得两个通道送入相应时间比较器的延时信号的负载完全一致，消除了负载不匹配所引入的判别误差，提高了时间数字转换器的精度。 [0056] 本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的结构示意图请参见图3，为了便于理解，下面结合图3对本发明实施例中的各个模块分别进行介绍。 [0057] 单端转差分模块一 [0058] 参见图3，单端转差分模块一100的输入端接入单端信号START，单端转差分模块一100的正向输出端和负向输出端分别与差分压控延时链模块一400的正向输入端和负向输入端对应连接。 [0059] 单端转差分模块一100用于将单端信号START转换为差分信号并输出至差分压控延时链模块一400。 [0060] 单端转差分模块二 [0061] 参见图3，单端转差分模块二300的输入端接入单端信号STOP，单端转差分模块二300的正向输出端和负向输出端分别与差分压控延时链模块二500的正向输入端和负向输入端对应连接。 [0062] 单端转差分模块二300用于将单端信号STOP转换为差分信号并输出至差分压控延时链模块二500。 [0063] 延迟锁相环 [0064] 参见图3，延迟锁相环200的输入端接入参考时钟信号CLK_REF，延迟锁相环200的输出端分别与差分压控延时链模块一400的控制端和差分压控延时链模块二500的控制端连接。 [0065] 延迟锁相环200用于根据参考时钟信号CLK_REF生成延时链偏置电压Vc并输出至差分压控延时链模块一400的控制端和差分压控延时链模块二500的控制端，使得差分压控延时链模块一400和差分压控延时链模块二500中每十六级压控延时单元的总延时等于参考时钟信号CLK_REF的一个时钟周期。 [0066] 本发明实施例提出的延迟锁相环200采用差分压控延时单元，具有电路结构简单、环路稳定性高、相位噪声低、锁定时间短和功耗较小等优点，相较于传统技术中的锁相环更适合时间数字转换器的应用场景，本发明实施例提出的延迟锁相环200采用差分压控延时单元提高了对于电源噪声的抑制能力，环路动态控制差分压控延时链的偏置电压，使压控延时链在不同的工作温度、制造工艺和电源电压下都具有稳定的延迟时间，为并行比较时间数字转换器提供具有良好鲁棒性的时间间隔。 [0067] 差分压控延时链模块一 [0068] 具体的参见图3中的上半部分，差分压控延时链模块一400的电路结构，可以包括： [0069] 三十二级压控延时单元和首尾两级作为dummy单元的压控延时单元；其中，[0070] 首级dummy单元的正输入端与单端转差分模块一100的正输出端连接，首级dummy单元的负输入端与单端转差分模块一100的负输出端连接，首级dummy单元的控制端与三十二级压控延时单元中的第一级压控延时单元的控制端连接，首级dummy单元的正输出端与三十二级压控延时单元中的第一级压控延时单元的正输入端连接，首级dummy单元的负输出端与三十二级压控延时单元中的第一级压控延时单元的负输入端连接； [0071] 三十二级压控延时单元中的每一级压控延时单元依次通过串联的方式与自身下一级的压控延时单元进行连接，每一级压控延时单元的控制端相互连接，第三十二级压控延时单元的控制端与尾级dummy单元的控制端连接，第三十二级压控延时单元的正输出端与尾级dummy单元的正输入端连接，第三十二级压控延时单元的负输出端与尾级dummy单元的负输入端连接；三十二级压控延时单元中的每一级压控延时单元的正输出端依次分别作为输出信号端STp<1>～STp<32>，三十二级压控延时单元中的每一级压控延时单元的负输出端依次分别作为输出信号端STn<1>～STn<32>； [0072] 尾级dummy单元的控制端与延迟锁相环200的输出端连接。 [0073] 差分压控延时链模块一400用于根据单端信号START转换得到的差分信号和自身中的各级压控延时单元输出第一多相位延时信号至时间比较器阵列600。 [0074] 差分压控延时链模块二 [0075] 具体的参见图3中的下半部分，差分压控延时链模块二500的电路结构，可以包括： [0076] 十六级压控延时单元和首尾两级作为dummy1单元的压控延时单元；其中，[0077] 首级dummy1单元的正输入端与单端转差分模块二300的正输出端连接，首级dummy1单元的负输入端与单端转差分模块二300的负输出端连接，首级dummy1单元的控制端与十六级压控延时单元中的第一级压控延时单元的控制端连接，首级dummy1单元的正输出端与十六级压控延时单元中的第一级压控延时单元的正输入端连接，首级dummy1单元的负输出端与十六级压控延时单元中的第一级压控延时单元的负输入端连接； [0078] 十六级压控延时单元中的每一级压控延时单元依次通过串联的方式与自身下一级的压控延时单元进行连接，每一级压控延时单元的控制端相互连接，第十六级压控延时单元的控制端与尾级dummy1单元的控制端连接，第十六级压控延时单元的正输出端与尾级dummy1单元的正输入端连接，第十六级压控延时单元的负输出端与尾级dummy1单元的负输入端连接；十六级压控延时单元中的每一级压控延时单元的正输出端依次分别作为输出信号端SPp<1>～SPp<16>，十六级压控延时单元中的每一级压控延时单元的负输出端依次分别作为输出信号端SPn<1>～SPn<32>； [0079] 首级dummy1单元的控制端与延迟锁相环200的输出端连接。 [0080] 差分压控延时链模块二500用于根据单端信号STOP转换得到的差分信号和自身中的各级压控延时单元输出第二多相位延时信号至时间比较器阵列600。 [0081] 本实施例提出的的差分对称型并行比较的时间数字转换器，通过采用单端转差分模块与差分压控延时链，使START信号和STOP信号均通过差分压控延时链产生多相位的延时信号，采用对称的电路布局，并在首尾两级添加作为dummy单元和dummy1单元的压控延时单元，使两个通道送入相应时间比较器输入端的延时信号负载完全一致，消除了因负载不匹配所引入的判别误差，提高了差分对称型并行比较时间的数字转换器的精度。 [0082] 时间比较器阵列 [0083] 本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的时间比较器阵列的结构示意图，请参见图4。 [0084] 具体的，时间比较器阵列600，可以包括： [0085] 延时链正输出端时间比较器阵列601和延时链负输出端时间比较器阵列602；其中， [0086] 延时链正输出端时间比较器阵列601可以包括十六级时间比较器；十六级时间比较器中的第n级时间比较器的第一端与输出信号端STp [0087] 若差分压控延时链模块一400的输出信号端STp [0088] 若差分压控延时链模块一400的输出信号端STp [0089] 延时链负输出端时间比较器阵列602，可以包括：十五级时间比较器；其中，[0090] 十五级时间比较器中的第x级时间比较器的第一端与输出信号端STn [0091] 若差分压控延时链模块一400的输出信号端STn [0092] 若差分压控延时链模块一400的输出信号端STn [0093] 具体的，延时链正输出端时间比较器阵列601的输出端OUT<2n‑1>和延时链负输出端时间比较器阵列602的输出端OUT<2x>组合成时间比较器阵列600的输出端OUT [0094] 本发明实施例有效利用了差分压控延时链的正输出端和负输出端，设计了一种新型并行比较排列方式，使START信号从所在的压控延时链末级输出端与STOP信号所在的压控延时链的首级输出端开始依次送入时间比较器阵列，为后续版图设计和布局提供便利，实现拓扑结构对称，走线长度相同的版图布局，以提高时间数字转换器的线性度。 [0095] 编码器 [0096] 编码器700的输入端与时间比较器阵列600的输出端连接；编码器700将时间比较器阵列600输出的31位温度计码转换为5位的二进制编码。本发明实施例所采用的编码器700为常规的编码器，详情请参考现有技术。 [0097] 本发明实施例所提供的一种差分对称型并行比较的时间数字转换器的信号START与信号STOP的时间间隔测量输出的过程示意图，请参见图5。具体的由图5可得，本发明实施例中的差分对称型并行比较的时间数字转换器输入端的START信号和STOP信号之间具有20.3td的时间间隔。其中，td为单级压控延时单元的延迟时间，START信号经过单端转差分模块和差分压控延时链后，首先从输出信号端STp<17>输入到第一级时间比较器的第一端，STOP信号经过单端转差分模块和差分压控延时链后首先从输出信号端SPp<16>输入到第一级时间比较器的第二端，START信号上升沿到STp<17>的输出信号上升沿之间的传播延时比STOP信号到SPp<16>的输出信号上升沿之间的传播延时多了一级压控延时单元延迟时间td，而原始输入的START信号上升沿超前于STOP信号的上升沿20.3td，故STp<17>的输出信号上升沿比SPp<16>输出信号上升沿超前19.3td，第一级时间比较器的输出端OUT<1>的输出结果为高电平，即为“1”；以此类推，START信号经过单端转差分模块和差分压控延时链后从STn<26>经反相器输入到第二十级时间比较器的第一端，STOP信号经过单端转差分模块和差分压控延时链后从SPn<6>输出经反相器输入到第二十级时间比较器的第二端，START信号上升沿到STn<26>的输出信号下降沿之间的传播延时比STOP信号到SPn<6>的输出信号下降沿之间的传播延时多了二十级压控延时单元延迟时间20td，而原始输入的START信号上升沿超前于STOP信号的上升沿20.3td，故STn<26>的输出信号下降沿比SPn<6>的输出信号下降沿超前0.3td，第二十级时间比较器输出端OUT<20>的输出结果为高电平，即为“1”； START信号经过单端转差分模块和差分压控延时链后从STp<27>输入到第二十一级时间比较器的第一端，STOP信号经过单端转差分模块和差分压控延时链后从SPp<6>输入到第二十一级时间比较器的第二端，START信号上升沿到STp<27>的输出信号上升沿之间的传播延时比STOP信号到SPp<6>的输出信号上升沿之间的传播延时多了二十一级压控延时单元延迟时间21td，而原始输入的START信号上升沿超前于STOP信号的上升沿20.3td，故STp<27>的输出信号上升沿比SPp<6>的输出信号上升沿滞后0.7td，第二十一级时间比较器输出端OUT<21>的输出结果为低电平，即为“0”；由此可知此后各级输出端OUT<21>～OUT<31>的输出结果均为低电平，即都为“0”，构成三十一位温度计码，然后在编码器模块中被解码为二进制码“10101”，表示计算结果为21td，整个差分对称型并行比较时间数字转换器完成对START信号上升沿与STOP信号上升沿之间的输入时间间隔为20.3td的测量。 [0098] 本发明提供的差分对称型并行比较的时间数字转换器，延迟锁相环具有电路结构简单、环路稳定性高、相位噪声低、锁定时间短和功耗较小等优点，相较于锁相环更适合时间数字转换器的应用场景，本发明的延迟锁相环采用差分压控延时单元提高了对于电源噪声的抑制能力，环路动态控制差分压控延时链模块的偏置电压，使差分压控延时链模块在不同的工作温度、制造工艺和电源电压下都具有稳定的延迟时间，为并行比较时间数字转换器提供具有良好鲁棒性的时间间隔。 [0099] 该差分对称型并行比较的时间数字转换器，采用单端转差分模块与差分压控延时链模块，使START信号和STOP信号均通过延时链产生多相位的延时信号，采用对称的电路布局，并在首尾两级添加作为dummy单元和dummy1单元的压控延时单元，使两个通道送入相应时间比较器输入端的延时信号的负载完全一致，消除了因负载不匹配所引入的判别误差，提高了并行比较时间数字转换器的精度。 [0100] 本发明提出的具有差分压控延迟单元的差分压控延时链模块，它提高了压控延时链对于电源噪声的抑制能力，采用对称的电路布局，使STOP信号也通过差分压控延迟链产生多相位延迟信号，并引入一种新型并列比较排列方式，消除了各个事件比较器输出端的负载不匹配，提高了并行比较时间数字转换器的精度和线性度。 [0101] 综上，本发明所设计的一种差分对称型并行比较的时间数字转换器具有良好的电源噪声抑制能力，有效地提高了时间数字转换器的线性度和精度，在激光雷达光信号接收机系统技术领域和高精度时间数字转换系统的应用前景广阔。 |
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