延时模块、时间数字转换器、系统及方法 |
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| 申请号 | CN202410038504.6 | 申请日 | 2024-01-11 | 公开(公告)号 | CN117555212A | 公开(公告)日 | 2024-02-13 |
| 申请人 | 深圳市山海半导体科技有限公司; | 发明人 | 龚号; | ||||
| 摘要 | 本 申请 涉及一种延时模 块 、 时间数字转换器 、系统及方法，其中，该延时模块包括：输入单元，配置为获取待测量 信号 ；延时调整单元，其耦合至输入单元，配置为对待测量信号进行第一延时调整，其中，延时调整单元包括电容器阵列，在第一 控制信号 的影响下，电容器阵列提供与第一控制信号相对应的电容值；以及输出单元，其耦合至延时调整单元，配置为基于经延时调整后的待测量信号来提供 输出信号 。本申请中的延时模块可以减少失配误差，从而提升了TDC系统的线性度和测量 精度 。 | ||||||
| 权利要求 | 1.一种延时模块，其特征在于，包括： |
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| 说明书全文 | 延时模块、时间数字转换器、系统及方法技术领域背景技术[0002] 高精度时间数字转换器作为一种精密的时间间隔测量技术，在高能物理实验、医学成像、激光雷达及地形测绘等领域有着广泛应用。时间数字转换器能够将时间间隔转换成二进制的数字信号，通过对数字信号进行处理进一步得到具体的时间间隔长度。时间数字转换器的测量精度往往决定着该测量系统的数据准确性，因而为了提高时间数字转换器的测量精度，近些年对时间间隔测量领域的研究愈加热门。 [0003] 时间数字转换器的设计一般采用专用集成电路（ASIC）设计实现，能够实现更高精度以及低功耗的设计，但是设计周期长，成本相对较高。除此之外，由于系统中的固有误差及失配误差会使得所设计的延时模块的延迟时间与理想延迟相比会偏大或者偏小，从而导致时间数字转换器的线性度降低、测量精度下降，因而需要采用校准来提升时间数字转换器的测量准确性。 [0004] 时间数字转换器的常用校准方法主要分为平均校准和逐位校准。平均校准可以对时间数字转换器进行快速校准，但是，得到的只是所有延时模块抽头的平均延迟时间，无法对时间数字转换器中每个延时模块抽头进行逐位校准，会导致较大的测量误差。逐位校准则是对级联延迟链中的每一个延时模块抽头进行校准，一般通过码密度方法实现，通过输入随机信号来统计延时模块抽头的跳变个数可以精确标定每个延单元抽头的延迟时间。 [0005] 因此，亟需一种成本较低、高精度的时间数字转换器。发明内容 [0006] 针对现有技术中存在的技术问题，本申请提出了通过可编程调整延时模块的延迟时间，提升了时间数据转换器的线性度与精度。 [0007] 本申请一方面提出了一种延时模块，其包括：输入单元，配置为获取待测量信号；延时调整单元，其耦合至所述输入单元，配置为对所述待测量信号进行第一延时调整，其中，所述延时调整单元包括电容器阵列，在第一控制信号的影响下，所述电容器阵列提供与所述第一控制信号相对应的电容值；以及输出单元，其耦合至所述延时调整单元，配置为基于经延时调整后的所述待测量信号来提供输出信号。 [0008] 在一个实施例中，所述电容器阵列包括并联的多个电容器支路，在所述第一控制信号的影响下，所述多个电容器支路选择性地耦合至所述输出单元，其中，所述电容器支路包括电容器。 [0009] 在一个实施例中，所述延时模块还包括：译码单元，配置为基于所述第一控制信号生成开关信号，响应于所述开关信号，所述多个电容器支路中的至少一个电容器支路被选中并电连接至所述输出单元的输入端，其中，所述第一控制信号的比特数小于等于所述开关信号的比特数。 [0010] 在一个实施例中，所述多个电容器支路中的电容器的电容值相等。 [0011] 在一个实施例中，所述电容器支路还包括与所述电容器串联的开关，所述电容器通过晶体管实现，其中，所述晶体管的栅极经由所述开关耦合至所述输出单元的输入端，所述晶体管的源极与漏极相连并耦合至低电位，所述开关根据所述开关信号而闭合或断开。 [0012] 在一个实施例中，所述延时模块还包括：压控电流源，其耦合至所述输入单元，以在第二控制信号的影响下，以对所述待测量信号进行第二延时调整，其中，所述第二延时调整的范围大于所述第一延时调整的范围，并且所述第二延时调整的精度低于所述第一延时调整的精度。 [0013] 在一个实施例中，所述压控电流源包括控制晶体管，所述控制晶体管的栅极接收所述第二控制信号，所述控制晶体管的源极耦合至低电位，并且所述控制晶体管的漏极耦合至所述输入单元。 [0014] 本申请另一方面提出了一种时间数字转换器，包括：多个级联的如前述的延时模块；多个触发器，其数据输入端分别耦合至每个所述延时模块的输出端，配置为接收所述延时模块的输出信号，所述触发器的置位端接收采样控制信号，配置为响应于所述采样控制信号对所述延时模块的输出信号进行采样；以及编码器，其耦合至所述多个触发器的输出端，配置为生成与所述多个延时模块的输出信号相对应的编码信号。 [0015] 本申请另一方面提出了一种时间数字转换系统，包括：如前述的时间数字转换器；发射器，配置为向待测物发射检测信号，并触发所述时间数字转换器开始计时；接收器，配置为接收来自所述待测物的反射信号，并触发所述时间数字转换器停止计时；以及校准器，配置为向所述时间数字转换器提供随机信号，以确定所述时间数字转换器中每个延时模块的延迟时间，并基于所述延迟时间调整每个所述延时模块中的电容器阵列的电容值。 [0016] 本申请另一方面提出了一种用于时间数字转换器的校准方法，包括：提供随机信号；对所述多个延时模块的输出信号进行跳变采样，以生成码密度信息，并确定每个所述延时模块的延迟时间；以及基于所述延迟时间，分别调整每个所述延时模块中的电容器阵列所提供的电容值，以调整每个所述延时模块的延迟时间。 [0017] 通过调整延时模块中开关电容个数来对各个延时模块的延迟时间进行修正，减少了各模块之间的失配误差，从而提升了TDC系统的线性度和测量精度。另外，采用本申请中的延时模块后，无需再生成查找表，降低了设计难度及成本，并且可采用后台校准测量来对其进行校准，在抽头延迟链TDC和游标型TDC中具有良好的普适性。附图说明 [0018] 下面，将结合附图对本申请的优选实施方式进行进一步详细的说明，其中：图1为依据本申请的实施例的延时模块原理图； 图2为依据本申请的另一实施例的延时模块原理图； 图3为依据本申请的实施例的译码单元的示意图； 图4为依据本申请实施例的延迟链型时间数字转换器的架构图； 图5为未经延时调整的时间数字转换器的延时示意图； 图6为未经延时调整的延时模块的跳变个数示意图； 图7为未经延时调整的延时模块的延时时间示意图； 图8为依据本申请实施例的校准方法示意图； 图9为经延时调整的时间数字转换器的延时示意图； 图10为依据本申请实施例的具备校准功能的时间数字转换器系统架构图。 具体实施方式[0019] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。 [0020] 在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。 [0021] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。另外，两个单元之间线条的数目旨在表示该两个单元之间通信至少所涉及的信号数或至少具备的输出端，并非配置为限定该两个单元之间只能如图中所示的信号来进行通信。 [0022] 现有技术中的码密度校准测试是产生大量随机的时间间隔信号输入至时间数字转换器中进行量化统计分析，来对时间数字转换器中延时模块的延迟时间进行标定，根据统计结果生成查找表，由输出的数字码值得到各个延时模块的实际的时间间隔。由于集成电路制作工艺问题，每个时间数字转换器芯片中存在延迟模块间失配误差，导致测量线性度变差，精度降低，在芯片中还需要集成校准器，对每个时间数字转换器进行码密度测试并且生成对应的查找表，这极大增加了TDC设计的复杂度以及成本。 [0023] 针对上述问题，本申请为克服现有技术存在的缺点，提出了一种可编程的延时模块，根据对延时模块进行统计分析，进而生成可编程延时模块的逻辑控制策略，以对时间数字转换器的线性度进行补偿，提升量测系统的测量精度。 [0024] 图1为依据本申请的实施例的延时模块原理图，图3为依据本申请的实施例的译码单元的示意图。如图1所示，延时模块包括输入单元11，配置为获取输入信号（待测量信号）；输出单元12，配置为基于经延时调整后的待测量信号来提供输出信号，即按照指定的延迟时间来提供输出信号；延时调整单元13，其耦合在输入单元11与输出单元12之间，在第一控制信号的影响下，延时调整单元13提供与第一控制信号相对应的电容，进而使得输出单元 12基于经延时调整后的输入信号来提供输出信号。 [0025] 具体而言，输入单元11包括串联连接的晶体管M1、M2，并且该两个晶体管的栅极相连。晶体管M1的源极耦合至高电平VDD，其漏极与晶体管M2的漏极相连，并且晶体管M2的源极耦合至低电平GND。类似的，输出单元12包括串联连接的晶体管M3、M4，并且该两个晶体管的栅极与输入单元11的输出端相连。晶体管M3的源极耦合至高电平VDD，其漏极与晶体管M4的漏极相连，并且晶体管M4的源极耦合至低电平GND。 [0026] 在一个实施例中，延时调整单元13包括电容器阵列，该电容器阵列包括相互并联的多个电容器支路，其中，每个电容器支路包括电容器C0‑C7，以及相应的开关S0‑S7。具体地，电容器Ci与开关Si串联，并且耦合在节点A与低电位之间，其中，i∈[0,7]。当开关Si闭合时，相应的电容器Ci将电连接至节点A，即（输入单元11的输出端，输出单元12的输入端）；当开关Si断开时，相应的电容器Ci则与节点A断开。在本实施例中，电容器通过电容晶体管来实现，即电容晶体管Ci的栅极经由开关Si耦合至输出单元12的输入端，电容晶体管Ci的源极与漏极相连并耦合至低电位。 [0027] 为了便于表述，本实施例暂时不考虑输入单元11、输出单元12中各晶体管的寄生电容对节点A的影响。基于此前提，节点A的电位变化的速度取决于电容器阵列中接入电路的数量。因此，当电容器C0‑C7在第一控制信号的影响下，被选择性地耦合至输入单元的输出端时，节点A处的电容值将产生变化，进而影响节点A电位的变化速度。 [0028] 当输入端IN接收到的输入信号由低电平翻转为高电平时，节点A的电位将自高电位翻转为低电位，此时，接入电路的电容器将通过晶体管M2进行放电。同样，当输入端IN接收到的输入信号由高电平翻转为低电平时，节点A的电位将自低电位升高至高电位，此时，接入电路的电容器将通过晶体管M1进行充电，从而抬高节点A的电位。本领域技术人员可以理解的，电容器充放电的时间与电容值成正比。因此，在电容器阵列的影响下，延时模块的延迟时间T1（即，节点A的电位翻转时间）可以近似表示为：T1 = k·RCA （1） 式（1）中，R为充放电电路上的电阻，CA为节点A的有效电容值，k为充放电的时间的参数。此处，CA是电容器阵列中接入电路的电容器的电容之和。 [0029] 当延时模块应用于时间数字转换器时，可能需要将延时链中的多个延时模块的延迟时间调整为一致，即需要对每个延时模块进行针对性地调整，换而言之，每个延时模块中电容器阵列所提供的有效电容值可能不一样。在本实施例中，通过可编程的第一控制信号来实现对各开关（即开关S<0>至S<7>）状态进行控制，进而使得多个电容器选择性地耦合至输入单元11，对待测量信号延时调整。 [0030] 延时模块还包括译码单元14，以基于该第一控制信号（譬如，信号D<2:0>）生成开关信号。响应于该开关信号，电容器阵列中的至少一个电容器被选中并电连接至输入单元11的输出端。具体地，由上层控制器（比如，由MCU、CPU、ASIC或FPGA实现的校准器）基于延时要求，生成第一控制信号，可以理解的，第一控制信号包含了与延时要求相对应的电容值信息。译码单元14接收到第一控制信号后，将生成开关信号，以控制开关（比如，开关S<0>至S< 7>）的通断，进而实现一个或多个电容器被接入电路，改变节点A处的电容值，调整该延时模块的延迟时间。 [0031] 在一实施例中，第一控制信号的比特数小于开关信号的比特数，从而可以用较少数据位（譬如，2位、3位）的控制信号来控制较多的电容器。譬如，译码单元可以是温度计码译码器或者可编程的译码器等。以3bit二进制码转温度计码的译码器为例，可以通过三位的控制信号来对最多八个开关进行选择操作，比如选择一个或者多个开关，使得相应的电容器接入电路。表1示出了采用3bit二进制码转温度计码的译码器的二进制控制信号与开关信号（8bit温度计码控制信号）的对应关系。 [0032] 表1 控制信号与开关信号的对应关系 [0033] 在一个实施例中，可以基于开关信号，确定每次选择的电容器数量或是选择特定的电容器支路。 [0034] 情形1：每次选择至少一个电容器支路：在此情形下，当需要提升延迟时间时，将增加接入电路的电容器的数目；当需要降低延迟时间时，将减少接入电路的电容器的数目。譬如，当控制信号从001变化为011时，接入电路的电容器的数目可以从2个增加至4个；当控制信号从111变为011时，接入电路的电容器的数目可以从8个减少至4个。如此，节点A处的电容值将得到提升。可以理解的，电容器阵列中的多个电容器的电容值可以相等也可以不相等，即，8个电容器的电容值相等；或者， 8个电容器的电容值成一定的比例关系，具体的，可以根据应用场景来调整，在此不做赘述。 [0035] 情形2：每次选择一个电容器支路：在此情形下，响应于开关信号，每次将选择一个电容器，此时，电容器阵列中的多个电容器的电容值不等。因此，当需要提升延迟时间时，将选择具备较大电容的电容器接入电路；当需要降低延迟时间时，将选择具备较小电容的电容器接入电路。譬如，当控制信号从001变化为011时，接入的电容器将由电容器C1变为电容器C4。通过上述设置，可以根据场景需要，对每个延时模块中的电容器阵列进行指定性的设置，进而可以对延时模块的延迟时间进行调整。 [0036] 可以理解的，本实施例中的延时调整精度与每个电容器的值相关。例如，当电容器均相等时，节点A处的电容范围是0‑C，相应的调节单位是C/8。因此，电容器阵列所影响的延迟时间的调节精度t可以表示为：t= k·RC/8 （2） 式（2）中，R为充放电电路上的电阻，C为节点A的最大有效电容值（电容器阵列的最大电容），k为充放电的时间的参数。 [0037] 图2为依据本申请的另一实施例的延时模块原理图。 [0038] 相较于图1中的延时模块，图2中的延时模块还包括压控电流源15，用来对待测量信号进行第二精度（即，较大范围）的延时调整。在本实施例中，压控电流源15通过控制晶体管M5来实现。 [0039] 如图2所示，控制晶体管M5的栅极配置为接收第二控制信号Vctrl，源极耦合至低电平GND，漏极与晶体管M2的源极相连。当第二控制信号Vctrl大于晶体管M2阈值电压时产生偏置电流Ibias，Vctrl电压越大偏置电流Ibias越大，则延迟时间越小，反之偏置电流Ibias越小延迟时间越大，当第二控制信号Vctrl小于晶体管M2阈值电压时，晶体管M2截止，电路不能正常工作。通过改变偏置电流Ibias可以来影响节点A从高电位翻转为低电位的时间，从而改变了输出单元12的输出信号的变化时间，实现了对延迟时间的调整。 [0040] 由上可知，第二控制信号Vctrl的电压大小可以对延时模块的延长时间进行调整，并且可以实现较大范围的调整，此时延时模块的延迟时间T2可以表示为： [0041] 其中，R为输入到充放电电路上的电阻，CA为节点A的有效电容值，Vswing为节点A上电压变化摆幅，Ibias为压控电流源产生的偏置电流。可选地，第二控制信号Vctrl的调整精度要低于第一控制信号的调整精度，即，调整T2的最小变化量大于调整T1的最小变化量。因此，可以通过第二控制信号Vctrl来确定延迟时间大致的调整目标，然后利用第一控制信号对电容器阵列的控制，来对延迟时间进行精确的调整。 [0042] 图4为依据本申请实施例的延迟链型时间数字转换器的架构图。 [0043] 如图所示，延迟链型时间数字转换器包括延时模块组、触发器组以及编码器。延时模块组包括多个级联的延时模块31i，每个延时模块具有各自的延迟时间；触发器组中包括多个触发器32i，每个触发器的数据输入端分别连接到各延时模块31i的输出，配置为获取延时模块31i的输出信号。编码器33接收来自触发器32i的输出信号，并且基于预设的译码策略生成编码信号。本实施例中，触发器32i为D触发器，可以理解的，触发器32i也可以是其他类型的触发器。 [0044] 下面对时间数字转换器的测量原理进行阐述：待测量信号START依次经过不同数量的延时模块31i后到达触发器组中的D触发器 32i的数据输入端（D端），采样控制信号STOP输入到D触发器的置位端（CLK端）。阶跃形式的START信号输入至延迟链，经过延迟后，到达D触发器的D端，此时D端被置为高电平。在之后的某一时刻，STOP信号的上升沿输入到D触发器32i的CLK端，由于START信号在传输过程中会经过一系列的基本延时模块31i，因此当 STOP 信号上升沿到来时，触发器32i将对延迟链进行采样，所有 START 信号到达的D触发器的输出为“1”，而未到达的D触发器的输出依然为 0，从而产生如“1…1100…0”温度计码。温度计码中的“1”的数量用来衡量START信号和STOP信号之间的时间间隔，最终温度计码通过编码后得到输出的数字码。若单个延时模块延迟为τ，输出为1的D触发器个数为N，该时间数字转换器所量化的时间间隔T可以表示为: T =N·τ （4） 可以理解的，当延时模块的延迟不相等时，时间数字转换器测量的线性度将受到影响。为此，需要调整每个延时模块的延迟时间，使得延迟链上的各个延时模块具备基本相同的延迟时间。 [0045] 本申请通过码密度测试，来实现对每个延时模块的调节。具体地，使用大量均匀分布在测量范围内的随机脉冲作为时间数字转换器待测量的输入信号，因为输入信号是随机的，所以信号在落在测量范围内每一点上的概率是相等的。若每个延时模块延迟一致，则时间数字转换器的每种输出的数量均相等。若延时模块间存在失配，则时间数字转换器的每一种输出会根据延时模块延迟时间的不同而出现不同次数，记录落在各个延时模块上的次数，当随机脉冲的样本足够多时，延迟时间会与事件的数量成正比，从而可以根据事件数量的差异得出每个延时模块延迟的相对大小以及整条延迟链的延迟时间。通过上述过程，可以估算出每个延时模块的实际值。 [0046] 如图5所示，在延时调整前，延迟链上的各延时模块具备不同的延迟时间，当采用码密度方式进行测量时，可以统计到每个延时模块的跳变个数（如图6所示），通过对延时模块标定，可以确定每个延时模块的具体延时时间，图7示出了每个延时模块的具体延时时间。 [0047] 为了保持时间数字转换器的线性度，需要调整每个延时模块的延迟时间，使得延迟链上的各个延时模块具备基本相同的延迟时间。 [0048] 图8为依据本申请实施例的校准方法示意图。 [0049] 步骤S801：产生多个随机信号在此步骤中，通过校准器产生大量均匀分布在测量范围内的随机脉冲作为时间数字转换器待测量的输入信号，因为输入信号是随机的，所以信号在落在测量范围内每一点上的概率是相等的。若每个延时模块延迟一致，则时间数字转换器的每种输出的数量均相等。 [0050] 步骤S802：获取时间数字转换器的采样结果，并确定码密度信息。 [0051] 在此步骤中，时间数字转换器针对前述的随机信号，进行跳变采样，将生成与各延时模块相对应的码密度信息。当各延时模块的延迟时间不相同时，各延时模块相对应的码密度也不相同。 [0052] 步骤S803：基于码密度信息确定各延时模块的延迟比例。 [0053] 在此步骤中，将基于各延时模块相对应的码密度，来确定各延时模块的延迟比例，以便后续对各延时模块进行标定。 [0054] 步骤S804：基于延迟比例确定调整策略，进而调整各延时模块的延迟时间。 [0055] 在此步骤中，将基于上一步骤中所获取的延迟比例来确定调整策略。可以理解的，基于延迟比例，可以通过标定来确定各延时模块的实际延迟时间。因此，可以针对各延时模块分别进行调整。例如，当需要降低延时模块的延迟时间时，将减少延时模块中接入的电容器数量；反之，将增加延时模块中接入的电容器数量。 [0056] 如图9所示，在延时调整后，延迟链上的各延时模块具备相同的延迟时间，当采用码密度方式进行测量时，可以统计到每个延时模块的跳变个数均相同，通过对延时模块标定，可以确定每个延时模块的具体延时时间。 [0057] 图10为依据本申请实施例的具备校准功能的时间数字转换器系统架构图。 [0058] 如图所示，时间数字转换器系统包括发射器71、接收器72、时间数字转换器73以及校准器74。具体地，发射器71向待测物发射检测信号，同时触发时间数字转换器73开始计时；接收器72在接收到待测物的反射的检测信号后，将触发时间数字转换器73停止计时，并进行采样。时间数字转换器73基于采样的结果，生成相应的输出（BNBN‑1……B0）。当时间数字转换器73需要校准时，校准器74向时间数字转换器73提供随机信号，以确定TDC每个延时模块的延迟时间，进而通过调整每个延时模块中的电容器阵列，以调整每个延时模块的延迟时间，使得时间数字转换器73具备良好的线性度。 [0059] 可以理解的，本申请提及的校准器、时间数字转换器均可以通过数字信号处理器(Digital Signal Processor，DSP)、可编程逻辑门阵列 (Field Programmable Gate Array，FPGA)或模数转换器（Analog Digital Converter，ADC）芯片来实现。通过调整延时模块中开关电容个数来对各个延时模块的延迟时间进行修正，减少了各模块之间的失配误差，从而提升了TDC系统的线性度和测量精度。另外，采用本申请中的延时模块后，无需再生成查找表，降低了设计难度及成本，并且可采用后台校准测量来对其进行校准，在抽头延迟链TDC和游标型TDC中具有良好的普适性。 [0060] 上述实施例仅供说明本申请之用，而并非是对本申请的限制，有关技术领域的普通技术人员，在不脱离本申请范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本申请公开的范畴。 |
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