一种在时间测量系统中降低死时间的装置 |
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| 申请号 | CN202311509736.7 | 申请日 | 2023-11-13 | 公开(公告)号 | CN117389129A | 公开(公告)日 | 2024-01-12 |
| 申请人 | 上海星秒光电科技有限公司; 山东星秒光电科技有限公司; | 发明人 | 张帅; 陈杰; | ||||
| 摘要 | 本 发明 公开了一种在时间测量系统中降低死时间的装置，涉及时间测量技术领域。所述装置包括有延时链、高速 采样 时钟模 块 、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作 频率 下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此可在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的 风 险。 | ||||||
| 权利要求 | 1.一种在时间测量系统中降低死时间的装置，其特征在于，包括有延时链、高速采样时钟模块、事件获取模块、N个事件记录模块、低速处理时钟模块和事件组合模块，其中，N表示大于等于2的正整数； |
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| 说明书全文 | 一种在时间测量系统中降低死时间的装置技术领域[0001] 本发明属于时间测量技术领域，具体涉及一种在时间测量系统中降低死时间的装置。 背景技术[0002] 高精度时间测量技术在现代科学技术的诸多领域都需要被应用，例如电信通讯、激光测距和卫星定位等，尤其在物理学各领域中的应用更为广泛，诸如原子核物理、高能物理和医学影像物理等领域都离不开高精度时间测量技术。时间测量一般包括时间甄别和时间数字转换(Time‑To‑Digital Converter，TDC)两部分。 [0003] 目前，在时间测量系统中，有一个最重要的参数，叫死时间，就是设备记录一个计数脉冲后到再能记录一个新脉冲所需的最短时间，死时间的存在会导致探测器的计数结果出现误差，影响实验结果的准确性。死时间越短，可以记录的信息越多，系统性能越好，实验结果越准确，因此时间测量设备在研发过程中会尽可能的降低死时间。 [0004] 在使用延时链进行时间测量过程中，要降低死时间，最简单直接的办法就是用更高速的时钟对延时链进行采样，然后再对采样所得的bit流(即由一串二进制位组成的且用于反映边沿跳变事件位置的数据流)进行处理，处理过程采用流水线方式，每个时钟都在处理当前采样到的bit流信息，即从每一拍采样所得的bit流中提取出一个边沿跳变(称为事件)，再把获得的事件在高速时钟下进行后级拼接处理并送出，最终实现时间的测量(全部都在高速时钟下处理)。例如用250MHz时钟，就能做到4ns的死时间；如果要做到2ns死时间，那么就要用到500MHz时钟。但是500MHz时钟，即使在中高端FPGA(Field Programmable Gate Array，现场可编程门阵列)中，也属于高工作频率，可能导致在布局布线时存在时序不能满足要求的风险。 发明内容[0005] 本发明的目的是提供一种在时间测量系统中降低死时间的装置，用以解决现有在使用延时链进行时间测量过程中为做到低死时间，可能导致在FPGA布局布线时存在时序不能满足要求的风险。 [0006] 为了实现上述目的，本发明采用以下技术方案： [0007] 第一方面，提供了一种在时间测量系统中降低死时间的装置，包括有延时链、高速采样时钟模块、事件获取模块、N个事件记录模块、低速处理时钟模块和事件组合模块，其中，N表示大于等于2的正整数； [0009] 所述高速采样时钟模块，用于输出高速采样时钟信号； [0010] 所述事件获取模块，分别连接所述延时链和所述高速采样时钟模块，用于以所述高速采样时钟信号的信号频率为采样工作频率，周期性地对所述延时链进行采样处理，得到由一串二进制位组成的且用于反映边沿跳变事件位置的数据流，其中，所述边沿跳变事件位置是指为二进制数“01”或二进制数“10”的相邻两比特位在所述数据流中的位置； [0011] 所述N个事件记录模块，分别连接所述事件获取模块，用于分别轮流记录来自所述事件获取模块的所述数据流； [0012] 所述低速处理时钟模块，用于输出低速采样时钟信号，其中，所述低速采样时钟信号的信号频率为所述高速采样时钟信号的信号频率的N分之一； [0013] 所述事件组合模块，分别连接所述N个事件记录模块和所述低速处理时钟模块，用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地同步读取在所述N个事件记录模块中记录的N个所述数据流，并根据这N个所述数据流组合得到用于反映边沿跳变事件脉冲出现时刻的最终时间信息，其中，所述边沿跳变事件脉冲出现时刻是指边沿跳变事件脉冲的出现时间戳。 [0014] 基于上述发明内容，提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险，便于实际应用和推广。 [0015] 在一个可能的设计中，所述延时链包括有依次串联的多个第一延时单元，所述事件获取模块包括有多个第一D触发器，其中，所述多个第一D触发器与所述多个第一延时单元一一对应； [0016] 在所述多个第一延时单元中沿串联方向的首个第一延时单元的输入端用于接入被测信号，在所述多个第一延时单元中沿串联方向的第k+1个第一延时单元的输入端连接在所述多个第一延时单元中沿串联方向的第k个第一延时单元的输出端，k表示小于K的正整数，K表示所述多个第一延时单元的单元总数； [0017] 针对在所述多个第一D触发器中的各个第一D触发器，对应的输入端连接对应延时单元的输出端，对应的时钟信号输入端连接所述高速采样时钟模块的时钟信号输出端； [0018] 所述多个第一D触发器，用于输出所述数据流。 [0019] 在一个可能的设计中，所述第一延时单元采用与门电路，其中，所述与门电路的第一输入端用于接入被测信号，所述与门电路的第二输入端用于接入表示二进制数“1”的高电平信号，所述与门电路的输入端用于输出已延时的所述被测信号。 [0020] 在一个可能的设计中，在所述N个事件记录模块中的第一个事件记录模块包括有与所述多个第一D触发器一一对应的多个第二D触发器，并针对在所述多个第二D触发器中的各个第二D触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述低速处理时钟模块的时钟信号输出端； [0021] 在所述N个事件记录模块中的第n个事件记录模块包括有第二延时单元和与所述多个第一D触发器一一对应的多个第三D触发器，其中，n表示大于等于2且小于等于N的正整数，所述第二延时单元用于对输入信号延迟(n‑1)/f后输出，f表示所述高速采样时钟信号的信号频率； [0022] 所述第二延时单元的输入端连接所述低速处理时钟模块的时钟信号输出端，并针对在所述多个第二D触发器中的各个第二D触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述第二延时单元的输出端。 [0023] 在一个可能的设计中，所述第二延时单元包括有依次串联的多个反相器。 [0024] 在一个可能的设计中，所述高速采样时钟信号的信号频率为500MHz，N为2，所述低速采样时钟信号的信号频率为250MHz。 [0025] 在一个可能的设计中，所述高速采样时钟信号的信号频率为900MHz，N为3，所述低速采样时钟信号的信号频率为300MHz。 [0026] 在一个可能的设计中，还包括有分别连接所述低速处理时钟模块和所述事件组合模块的应用运算模块，其中，所述应用运算模块用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地根据所述最终时间信息进行至少一种具体应用运算，得到与所述至少一种具体应用运算一一对应的至少一种具体应用运算结果。 [0027] 在一个可能的设计中，所述至少一种具体应用运算包括有延时链具体时间计算、延时链校正计算和/或边沿跳变事件延时计算。 [0028] 在一个可能的设计中，还包括有连接所述应用运算模块的上位机，其中，所述应用运算模块还用于将所述至少一种具体应用运算结果组包传送至所述上位机。 [0029] 上述方案的有益效果： [0030] (1)本发明创造性提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险，便于实际应用和推广。附图说明 [0031] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0032] 图1为本申请实施例提供的在时间测量系统中降低死时间的装置的结构示意图。 [0033] 图2为本申请实施例提供的在装置中延时链及事件获取模块的电路结构示意图。 具体实施方式[0034] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。 [0035] 应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。 [0036] 应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；又例如，A、B和/或C，可以表示存在A、B和C中的任意一种或他们的任意组合；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。 [0037] 实施例： [0038] 如图1～2所示，本实施例第一方面提供的且在时间测量系统中降低死时间的装置，包括但不限于有延时链、高速采样时钟模块、事件获取模块、N个事件记录模块、低速处理时钟模块和事件组合模块，其中，N表示大于等于2的正整数，所述高速采样时钟模块用于输出高速采样时钟信号，所述低速处理时钟模块用于输出低速采样时钟信号，所述低速采样时钟信号的信号频率为所述高速采样时钟信号的信号频率的N分之一。 [0039] 前述N的具体取值可根据在达成低死时间目的同时所需的低速处理需求来定，以便通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险。举例的，所述高速采样时钟信号的信号频率为500MHz，N为2，所述低速采样时钟信号的信号频率为250MHz，如此可以在达成低死时间为2ns目的同时所需的低速处理需求：以250MHz作为低速处理工作频率，进而可以降低在FPGA布局布线时存在时序不能满足要求的风险。又举例的，所述高速采样时钟信号的信号频率为900MHz，N为3，所述低速采样时钟信号的信号频率为300MHz，如此可以在达成低死时间为1.111ns目的同时所需的低速处理需求：以300MHz作为低速处理工作频率，进而也可以降低在FPGA布局布线时存在时序不能满足要求的风险。 [0040] 所述延时链，用于对输入的被测信号进行延时处理。如图2所示，具体的，所述延时链包括但不限于有依次串联的多个第一延时单元，并在所述多个第一延时单元中沿串联方向的首个第一延时单元的输入端用于接入被测信号，以及在所述多个第一延时单元中沿串联方向的第k+1个第一延时单元的输入端连接在所述多个第一延时单元中沿串联方向的第k个第一延时单元的输出端，k表示小于K的正整数，K表示所述多个第一延时单元的单元总数。进一步具体的，如图2所示，所述第一延时单元采用与门电路，其中，所述与门电路的第一输入端用于接入被测信号，所述与门电路的第二输入端用于接入表示二进制数“1”的高电平信号，所述与门电路的输入端用于输出已延时的所述被测信号。如此可以利用与门电路的延时现象实现所述第一延时单元对输入信号进行一定固有延时的目的。 [0041] 所述事件获取模块，分别连接所述延时链和所述高速采样时钟模块，用于以所述高速采样时钟信号的信号频率为采样工作频率，周期性地对所述延时链进行采样处理，得到由一串二进制位组成的且用于反映边沿跳变事件位置的数据流，其中，所述边沿跳变事件位置是指为二进制数“01”或二进制数“10”的相邻两比特位在所述数据流中的位置。如图2所示，具体的，所述事件获取模块包括但不限于有多个第一D触发器，其中，所述多个第一D触发器与所述多个第一延时单元一一对应；针对在所述多个第一D触发器中的各个第一D触发器，对应的输入端连接对应延时单元的输出端，对应的时钟信号输入端连接所述高速采样时钟模块的时钟信号输出端；所述多个第一D触发器，用于输出所述数据流。 [0042] 所述N个事件记录模块，分别连接所述事件获取模块，用于分别轮流记录来自所述事件获取模块的所述数据流。前述分别轮流记录来自所述事件获取模块的所述数据流是指在N个高频采样周期内，由第n"个事件记录模块记录所述事件获取模块在第n"个高频采样周期采样所得的所述数据流，其中，n"表示小于等于N的正整数。 [0043] 为了实现所述N个事件记录模块分别轮流记录来自所述事件获取模块的所述数据流的目的，优选的，在所述N个事件记录模块中的第一个事件记录模块包括有与所述多个第一D触发器一一对应的多个第二D触发器，并针对在所述多个第二D触发器中的各个第二D触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述低速处理时钟模块的时钟信号输出端；在所述N个事件记录模块中的第n个事件记录模块包括有第二延时单元和与所述多个第一D触发器一一对应的多个第三D触发器，其中，n表示大于等于2且小于等于N的正整数，所述第二延时单元用于对输入信号延迟(n‑1)/f后输出，f表示所述高速采样时钟信号的信号频率；所述第二延时单元的输入端连接所述低速处理时钟模块的时钟信号输出端，并针对在所述多个第二D触发器中的各个第二D触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述第二延时单元的输出端。进一步具体的，所述第二延时单元包括有依次串联的多个反相器，如此可以利用反相器的延时现象实现所述第二延时单元对输入信号进行一定固有延时的目的。 [0044] 所述事件组合模块，分别连接所述N个事件记录模块和所述低速处理时钟模块，用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地同步读取在所述N个事件记录模块中记录的N个所述数据流，并根据这N个所述数据流组合得到用于反映边沿跳变事件脉冲出现时刻的最终时间信息，其中，所述边沿跳变事件脉冲出现时刻是指边沿跳变事件脉冲的出现时间戳。前述数据流组合的具体过程可基于现有的后级拼接处理技术常规改动实现，于此不再赘述。 [0045] 由此通过前述在时间测量系统中降低死时间的装置的详细结构描述，提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险，便于实际应用和推广。 [0046] 优选的，还包括有分别连接所述低速处理时钟模块和所述事件组合模块的应用运算模块，其中，所述应用运算模块用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地根据所述最终时间信息进行至少一种具体应用运算，得到与所述至少一种具体应用运算一一对应的至少一种具体应用运算结果。具体的，所述至少一种具体应用运算包括但不限于有延时链具体时间计算、延时链校正计算和/或边沿跳变事件延时计算等。前述的延时链具体时间计算、延时链校正计算和边沿跳变事件延时计算等的具体计算过程可参照现有相关算法实现。如此由于具体的应用运算处理部分也是低频工作，使得可进一步在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险。 [0047] 优选的，还包括有连接所述应用运算模块的上位机，其中，所述应用运算模块还用于将所述至少一种具体应用运算结果组包传送至所述上位机。 [0048] 综上，采用本实施例所提供的且在时间测量系统中降低死时间的装置，具有如下技术效果： [0049] (1)本实施例提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在FPGA布局布线时存在时序不能满足要求的风险，便于实际应用和推广。 |
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