首页 / 专利分类库 / 测时学 / 时间间隔测量电路的校准方法与校准处理设备

时间间隔测量电路的校准方法与校准处理设备

申请号 CN202210461507.1 申请日 2022-04-28 公开(公告)号 CN117008442A 公开(公告)日 2023-11-07
申请人 复旦大学; 发明人 刘彦超; 倪熔华;
摘要 本 发明 提供了一种时间间隔测量 电路 的校准方法与校准处理设备,所述校准方法,包括:对所述第一级TDC电路的第L次校准,包括:多次确定一个或多个第一延时器及其对应的第二延时器作为待校准第一延时器与待校准第二延时器;其中,每次所确定的待校准第一延时器比上一次所确定的待校准第一延时器多一个;在所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况下,向所述第一环形延时链与所述第二环形延时链输入校准脉冲,并基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差。
权利要求

1.一种时间间隔测量电路的校准方法,其特征在于,
所述时间间隔测量电路包括第一级TDC电路;
所述第一级TDC电路包括第一环形延时链、第二环形延时链、第一计数器、第二计数器;
所述第一环形延时链包括呈环形连接的N个第一延时器,所述第二环形延时链包括呈环形连接的N个第二延时器;所述第一计时器、所述第二计数器分别用于对所述第一环形延时链、第二环形延时链的信号传递圈数进行计数,输出对应的计数信息;其中的N为大于或等于1的整数;
所述校准方法,包括:对所述第一级TDC电路进行至少一次校准;其中,对所述第一级TDC电路的第L次校准,包括:
多次确定一个或多个第一延时器及其对应的第二延时器作为待校准第一延时器与待校准第二延时器;其中,每次所确定的待校准第一延时器比上一次所确定的待校准第一延时器多一个;
每次确定所述待校准第一延时器与所述待校准第二延时器后,均在所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况下,向所述第一环形延时链与所述第二环形延时链输入校准脉冲,并基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差;
其中的L为大于或等于1的整数。
2.根据权利要求1所述的时间间隔测量电路的校准方法,其特征在于,基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差,包括:
获取所述第一计数器输出的校准时第一计数信息,以及所述第二计数器输出的校准时第二计数信息;
计算所述第一计数信息的倒数作为第一振荡周期,所述第二计数信息的倒数作为第二振荡周期;
计算所述第一振荡周期与所述第二振荡周期的差值作为所述实际延时差。
3.根据权利要求1所述的时间间隔测量电路的校准方法,其特征在于,所述第一级TDC电路还包括N个第一仲裁器,每个第一仲裁器用于比较对应的第一延时器与第二延时器所传递信号的相位先后关系,得到对应的比较信息;
对所述第一级TDC电路的至少一次校准还包括第J次校准,其中包括:
所述第一环形延时链与所述第二环形延时链配置为理论上执行相同延时,且向所述第一环形延时链与所述第二环形延时链输入相位差为0的第一校准信号的情况下,基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准。
4.根据权利要求3所述的时间间隔测量电路的校准方法,其特征在于,
所述第一仲裁器所输出的第一比较信息为:
第一电平,表征对应的第一延时器所传递信号的相位超前于对应的第二延时器;或者:
第二电平,表征对应的第一延时器所传递信号的相位落后于对应的第二延时器;
基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准,包括:
针对其中任意第k个第一仲裁器,均通过调节对应的第k个第一延时器与第k个第二延时器所实现的延时,控制所述第k个第一仲裁器所输出的第一比较信息的电平的平均值匹配于所述第一电平与所述第二电平的平均值。
5.根据权利要求1所述的时间间隔测量电路的校准方法,其特征在于,所述时间间隔测量电路还包括第二级TDC电路;
所述第二级TDC电路包括:第一延时线路、第二延时线路与M个第二仲裁器,所述第一延时线路包括依次连接的M个第三延时器,所述第二延时线路包括依次连接的M个第四延时器;每个第二仲裁器用于比较对应的第三延时器与第四延时器所传递信号的相位的先后关系,得到对应的比较信息;
所述校准方法包括:
对所述第二级TDC电路进行至少一次校准,其中,对所述第二级TDC电路的一次校准包括:
所述第一延时线路与所述第二延时线路配置为理论上执行相同延时,且向所述第一延时线路与所述第二延时线路输入相位差为0的第二校准信号的情况下,基于所述第二仲裁器输出的第二比较信息,对所述第一级TDC电路进行校准。
6.根据权利要求5所述的时间间隔测量电路的校准方法,其特征在于,
所述第二比较信息为:
第三电平,表征对应的第三延时器所传递信号的相位超前于对应的第四延时器的第三电平;或者:
第四电平,表征对应的第三延时器所传递信号的相位落后于对应的第四延时器的第四电平;
基于所述第二仲裁器输出的第二比较信息,对所述第二级TDC电路进行校准,包括:
针对其中任意第i个第二仲裁器,均通过调节对应的第i个第三延时器与第i个第四延时器所实现的延时,控制所述第i个第二仲裁器所输出的第二比较信息的电平的平均值匹配于所述第三电平与所述第四电平的平均值。
7.根据权利要求1至6任一项所述的时间间隔测量电路的校准方法,其特征在于,其中的延时器均包括信号传输单元与游标延时控制单元;
任一延时器的信号传输单元均连接于所述任一延时器所相邻的一个或两个延时器的信号传输单元,用于执行对应信号的传递;所述相邻的一个或两个延时器包括:所述任一延时器的上一个延时器和/或下一个延时器;
所述任一延时器的游标延时控制单元连接于所述任一延时器的信号传输单元,用于控制两条延时线路之间或两条环形延时链之间是否产生游标引起的游标延时差。
8.根据权利要求7所述的时间间隔测量电路的校准方法,其特征在于,所述信号传输单元包括级联的第一反相器与第二反相器,所述游标延时控制单元包括第一晶体管与第二晶体管;
所述任一延时器中的第一反相器的输入端连接所述上一个延时器的第二反相器的输出端,所述任一延时器中的第二反相器的输入端连接所述任一延时器中的第一反相器的输出端,所述任一延时器中的第二方向器的输出端连接所述下一个延时器中的第一反相器的输入端;
在所述任一延时器中,所述第二反相器的输入端还连接所述第一晶体管的控制端,所述第一晶体管的第一端连接所述第二反相器的输出端,所述第一晶体管的第二端连接所述第二晶体管的第一端,所述第二晶体管的第二端接地;
其中,所述任一延时器中的第二晶体管的控制端接入的信号用于确定是否形成游标引起的游标延时差。
9.根据权利要求8所述的时间间隔测量电路的校准方法,其特征在于,其中的延时器均还包括延时校准单元;
所述延时校准单元包括多个并联的晶体管,所述多个并联的晶体管连接于所述第一反相器的电源端,所述多个并联的晶体管被配置为能够有选择地导通,以控制对应延时器所实现的延时。
10.一种校准处理设备,其特征在于,用于执行权利要求1至9任一项所述的时间间隔测量电路的校准方法。

说明书全文

时间间隔测量电路的校准方法与校准处理设备

技术领域

[0001] 本发明涉及领域时间间隔测量领域,尤其涉及一种时间间隔测量电路的校准方法与校准处理设备。

背景技术

[0002] 时间间隔测量电路可理解为用于测量start信号与stop信号之间时间间隔的电路,其中可包含TDC电路。其中,时间数字转换器(Time‑to‑Digital Converter,TDC),可理解为能够对输入的开始信号、接收信号的时间间隔进行检测的任意电路,该开始信号、接收信号可基于触发脉冲的上升沿、下降沿而产生。
[0003] 在使用时间间隔测量电路之前,需要对时间间隔测量电路进行校准,校准过程中,通常只对延时线路中延时器的延时多少进行校准,然而,在部分时间间隔测量电路中,会在TDC电路中引入游标延时控制的机制,而游标延时控制将会带来较大的延时,现有技术中,缺乏对游标带来的延时进行校准的方案。

发明内容

[0004] 本发明提供一种时间间隔测量电路的校准方法与校准处理设备,以解决缺乏对游标带来的延时进行校准的方案的问题。
[0005] 根据本发明的第一方面,提供了一种时间间隔测量电路的校准方法,
[0006] 所述时间间隔测量电路包括第一级TDC电路;
[0007] 所述第一级TDC电路包括第一环形延时链、第二环形延时链、第一计数器、第二计数器;所述第一环形延时链包括呈环形连接的N个第一延时器,所述第二环形延时链包括呈环形连接的N个第二延时器;所述第一计时器、所述第二计数器分别用于对所述第一环形延时链、第二环形延时链的信号传递圈数进行计数,输出对应的计数信息;其中的N为大于或等于1的整数;
[0008] 所述校准方法,包括:对所述第一级TDC电路进行至少一次校准;其中,对所述第一级TDC电路的第L次校准,包括:
[0009] 多次确定一个或多个第一延时器及其对应的第二延时器作为待校准第一延时器与待校准第二延时器;其中,每次所确定的待校准第一延时器比上一次所确定的待校准第一延时器多一个;
[0010] 每次确定所述待校准第一延时器与所述待校准第二延时器后,均在所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况下,向所述第一环形延时链与所述第二环形延时链输入校准脉冲,并基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差;
[0011] 其中的L为大于或等于1的整数。
[0012] 可选的,基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差,包括:
[0013] 获取所述第一计数器输出的校准时第一计数信息,以及所述第二计数器输出的校准时第二计数信息;
[0014] 计算所述第一计数信息的倒数作为第一振荡周期,所述第二计数信息的倒数作为第二振荡周期;
[0015] 计算所述第一振荡周期与所述第二振荡周期的差值作为所述实际延时差。
[0016] 可选的,所述第一级TDC电路还包括N个第一仲裁器,每个第一仲裁器用于比较对应的第一延时器与第二延时器所传递信号的相位先后关系,得到对应的比较信息;
[0017] 对所述第一级TDC电路的至少一次校准还包括第J次校准,其中包括:
[0018] 所述第一环形延时链与所述第二环形延时链配置为理论上执行相同延时,且向所述第一环形延时链与所述第二环形延时链输入相位差为0的第一校准信号的情况下,基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准。
[0019] 可选的,所述第一仲裁器所输出的第一比较信息为:
[0020] 第一电平,表征对应的第一延时器所传递信号的相位超前于对应的第二延时器;或者:
[0021] 第二电平,表征对应的第一延时器所传递信号的相位落后于对应的第二延时器;
[0022] 基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准,包括:
[0023] 针对其中任意第k个第一仲裁器,均通过调节对应的第k个第一延时器与第k个第二延时器所实现的延时,控制所述第k个第一仲裁器所输出的第一比较信息的电平的平均值匹配于所述第一电平与所述第二电平的平均值。
[0024] 可选的,所述时间间隔测量电路还包括第二级TDC电路;
[0025] 所述第二级TDC电路包括:第一延时线路、第二延时线路与M个第二仲裁器,所述第一延时线路包括依次连接的M个第三延时器,所述第二延时线路包括依次连接的M个第四延时器;每个第二仲裁器用于比较对应的第三延时器与第四延时器所传递信号的相位的先后关系,得到对应的比较信息;其中的M为大于或等于1的整数;
[0026] 所述校准方法包括:
[0027] 对所述第二级TDC电路进行至少一次校准,其中,对所述第二级TDC电路的一次校准包括:
[0028] 所述第一延时线路与所述第二延时线路配置为理论上执行相同延时,且向所述第一延时线路与所述第二延时线路输入相位差为0的第二校准信号的情况下,基于所述第二仲裁器输出的第二比较信息,对所述第一级TDC电路进行校准。
[0029] 可选的,所述第二比较信息为:
[0030] 第三电平,表征对应的第三延时器所传递信号的相位超前于对应的第四延时器;或者:
[0031] 第四电平,表征对应的第三延时器所传递信号的相位落后于对应的第四延时器;
[0032] 基于所述第二仲裁器输出的第二比较信息,对所述第二级TDC电路进行校准,包括:
[0033] 针对其中任意第i个第二仲裁器,均通过调节对应的第i个第三延时器与第i个第四延时器所实现的延时,控制所述第i个第二仲裁器所输出的第二比较信息的电平的平均值匹配于所述第三电平与所述第四电平的平均值。
[0034] 可选的,其中的延时器均包括信号传输单元与游标延时控制单元;
[0035] 任一延时器的信号传输单元均连接于所述任一延时器所相邻的一个或两个延时器的信号传输单元,用于执行对应信号的传递;所述相邻的一个或两个延时器包括:所述任一延时器的上一个延时器和/或下一个延时器;
[0036] 所述任一延时器的游标延时控制单元连接于所述任一延时器的信号传输单元,用于控制两条延时线路之间或两条环形延时链之间是否产生游标引起的游标延时差。可选的,所述信号传输单元包括级联的第一反相器与第二反相器,所述游标延时控制单元包括第一晶体管与第二晶体管;
[0037] 所述任一延时器中的第一反相器的输入端连接所述上一个延时器的第二反相器的输出端,所述任一延时器中的第二反相器的输入端连接所述任一延时器中的第一反相器的输出端,所述任一延时器中的第二反相器的输出端连接所述下一个延时器中的第一反相器的输入端;
[0038] 在所述任一延时器中,所述第二反相器的输入端还连接所述第一晶体管的控制端,所述第一晶体管的第一端连接所述第二反相器的输出端,所述第一晶体管的第二端连接所述第二晶体管的第一端,所述第二晶体管的第二端接地;
[0039] 其中,所述任一延时器中的第二晶体管的控制端接入的信号用于确定是否形成游标引起的游标延时差。
[0040] 可选的,其中的延时器均还包括延时校准单元;
[0041] 所述延时校准单元包括多个并联的晶体管,所述多个并联的晶体管连接于所述第一反相器的电源端,所述多个并联的晶体管被配置为能够有选择地导通,以控制对应延时器所实现的延时。
[0042] 根据本发明的第二方面,提供了一种校准处理设备,用于执行第一方面及其可选方案涉及的时间间隔测量电路的校准方法。
[0043] 本发明提供的时间间隔测量电路的校准方法与校准处理设备中,每次确定所述待校准第一延时器与所述待校准第二延时器后,均在所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况下,向所述第一环形延时链与所述第二环形延时链输入校准脉冲,并基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差;进而,可准确校准出游标引入的延时差,避免延时器自身的失配而影响时间间隔测量,为实际使用TDC电路时的时间间隔的计算提供充分可靠的依据。附图说明
[0044] 为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
[0045] 图1是本发明一实施例中时间间隔测量电路的第一级TDC电路的构造示意图;
[0046] 图2是本发明一实施例中时间间隔测量电路的第二级TDC电路的构造示意图;
[0047] 图3是本发明一实施例中时间间隔测量电路的第一级TDC电路的电路示意图;
[0048] 图4是本发明一实施例中时间间隔测量电路的第二级TDC电路的电路示意图;
[0049] 图5是本发明一实施例中时间间隔测量电路的构造示意图;
[0050] 图6是本发明一实施例中时间间隔测量电路的校准方法的流程示意图一;
[0051] 图7是本发明一实施例中步骤S103的流程示意图;
[0052] 图8是本发明一实施例中时间间隔测量电路的校准方法的流程示意图二。

具体实施方式

[0053] 下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
[0054] 在本发明说明书的描述中,需要理解的是,术语“上部”、“下部”、“上端”、“下端”、“下表面”、“上表面”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
[0055] 在本发明说明书的描述中,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
[0056] 在本发明的描述中,“多个”的含义是多个,例如两个,三个,四个等,除非另有明确具体的限定。
[0057] 在本发明说明书的描述中,除非另有明确的规定和限定,术语“连接”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接或可以互相通讯;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
[0058] 下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合,对于相同或相似的概念或过程可能在某些实施例不再赘述。
[0059] 请参考图1,为便于理解本发明实施例提供了的时间间隔测量电路的校准方法,以下先对时间间隔测量电路的各种可选方案进行详细说明。
[0060] 所述时间间隔测量电路包括第一级TDC电路100;
[0061] 所述第一级TDC电路包括第一环形延时链、第二环形延时链、第一计数器1、第二计数器2。
[0062] 所述第一环形延时链包括呈环形连接的N个第一延时器3,所述第二环形延时链包括呈环形连接的N个第二延时器4;
[0063] 所述第一计时器1、所述第二计数器2分别用于对所述第一环形延时链、第二环形延时链的信号传递圈数进行计数,输出对应的计数信息;其中的N为大于或等于1的整数;
[0064] 请结合图1、图3与图5,所述第一计数器1与所述第二计数器2可以均连接处理模9,该处理模块可以为能够实现数据处理的任意电路模块,例如可通过MCU、CPU、逻辑处理模块、数字电路、数字逻辑电路等实现;此外,处理模块9可以进包含一个处理单元,进而,第一级TDC电路的仲裁器、计时器、第二级TDC电路的仲裁器可连接于同一个处理单元,其他举例中,处理模块9可以包含两个处理单元,进而,第一级TDC电路的仲裁器、计时器连接于一个处理单元,第二级TDC电路的仲裁器可连接于另一个处理单元。
[0065] 此外,用于执行校准方法的校准处理设备可以为该处理模块9,也可以为其他电路模块或设备,校准处理设备还可直接或间接连接第一延时线路、第二延时线路、第一环形延时链、第二环形延时链的输入端(可理解为第一个第一延时器、第一个第二延时器、第一个第三延时器、第一个第四延时器的输入端),以实现对应校准信号、校准脉冲的发出,具体的,校准处理设备可直接输出该校准信号、校准脉冲,也可控制其他设备(例如余量求取电路、信号产生电路等)产生该校准信号、校准脉冲。
[0066] 具体举例中,请参考图1、图3与图5,所述第一级TDC电路100还包括N个第一仲裁器7,每个第一仲裁器用于比较对应的第一延时器与第二延时器所传递信号的相位先后关系,得到对应的比较信息;
[0067] 其中,每个第一仲裁器7分别连接一个第一延时器3与一个第二延时器4,进而,每个第一仲裁器7对应于其所连接的第一延时器3与第二延时器4,连接于同一第一仲裁器7的第一延时器3与第二延时器4相对应。
[0068] 第一仲裁器7可连接处理模块、校准处理设备,进而使其获取到第一仲裁器7输出的对应的比较信息。
[0069] 所述第一仲裁器7所连接的第一延时器3、第二延时器4在对应环形延时链中的次序是相同的;其中的次序指的是:在对应环形延时链的单个循环中,自首个延时器自末尾一个延时器的排布次序。
[0070] 所述第一仲裁器7所输出的第一比较信息为:
[0071] 第一电平,表征对应的第一延时器所传递信号的相位超前于对应的第二延时器;或者:
[0072] 第二电平,表征对应的第一延时器所传递信号的相位落后于对应的第二延时器;
[0073] 其中,若第一电平为高电平,则第二电平即为低电平,若第一电平为低电平,则第二电平即为高电平。
[0074] 在使用第一级TDC电路时,开始信号(例如start信号)输入第一环形延时链,结束信号(例如stop信号)输入第二环形延时链,两条环形延时链形成游标引起的游标延时差的情况下,一开始,各第一仲裁器7将判断出:第二环形延时链中传递的结束信号落后于第一环形延时链中传递的开始信号,由于游标延时差的存在,第二环形延时链的传递速度快于第一环形延时链,随着继续传递,将会有第一仲裁器7判断出:第二环形延时链中传递的结束信号领先于开始信号,进而,可基于第一仲裁器7的输出结果,判断开始信号、结束信号传递经过了哪些第一延时器3、第二延时器4,基于所经过的延时器、每一对第一延时器3、第二延时器4间的实际延时差、第一计数器1、第二计数器2的计数结果,可计算出开始信号与结束信号之间的时间间隔信息,例如可先计算出此时开始信号和/或结束信号已传递时间,并据此推算出开始信号与结束信号之间的时间间隔信息。
[0075] 为了保障第一级TDC电路能够满足以上需求,需要对第一级TDC电路进行校准,校准的需求可例如包括以下至少之一:
[0076] 需求a、校准出每一对第一延时器、第二延时器间形成游标引起的延时差(可理解为游标延时差)时的实际延时差;
[0077] 需求b、将第一环形延时链与第二环形延时链校准成:在未形成游标引起的延时差时,两条环形延时链的延时相同或相近。
[0078] 本发明实施例的校准方法的具体方案中,可满足以上需求,例如,图6至图8中步骤S101至S103可满足需求a,图6、图8中的步骤S105可满足需求b,除以上需求外,本领域基于任意其他校准需求而实现的校准手段也均可作为本发明实施例的一种可选方案。
[0079] 请参考图2、图4与图5,所述时间间隔测量电路还包括:第二级TDC电路;
[0080] 所述第二级TDC电路包括:第一延时线路、第二延时线路与M个第二仲裁器,所述第一延时线路包括依次连接的M个第三延时器5,所述第二延时线路包括依次连接的M个第四延时器6;每个第二仲裁器8用于比较对应的第三延时器5与第四延时器6所传递信号的相位的先后关系,得到对应的比较信息;其中的M为大于或等于1的整数;
[0081] 其中,每个第二仲裁器8分别连接一个第三延时器5与一个第四延时器6,进而,每个第二仲裁器8对应于其所连接的第三延时器5与第四延时器6,连接于同一第二仲裁器8的第三延时器5与第四延时器6相对应。
[0082] 第二仲裁器8可连接处理模块、校准处理设备,进而使其获取到第二仲裁器8输出的对应的比较信息。
[0083] 所述第二仲裁器8所连接的第三延时器5、第四延时器6在对应延时线路中的次序是相同的;其中的次序指的是:在对应延时线路中,自首个延时器自末尾一个延时器的排布次序。
[0084] 所述第二仲裁器8所输出的第二比较信息为:
[0085] 第三电平,表征对应的第三延时器所传递信号的相位超前于对应的第四延时器;或者:
[0086] 第四电平,表征对应的第三延时器所传递信号的相位落后于对应的第四延时器;
[0087] 其中,若第三电平为高电平,则第四电平即为低电平,若第三电平为低电平,则第四电平即为高电平。
[0088] 在使用第二级TDC电路时,开始信号(例如startres信号)输入第一延时线路,结束信号(例如stopres信号)输入第二延时线路,两条延时线路形成游标引起的游标延时差的情况下,一开始,各第二仲裁器8将判断出:第二延时线路中传递的结束信号落后于第一延时线路中传递的开始信号,由于游标延时差的存在,第二延时线路的传递速度快于第一延时线路,随着继续传递,将会有第二仲裁器8判断出:第二延时线路中传递的结束信号领先于开始信号,进而,可基于第二仲裁器8的输出结果,判断开始信号、结束信号传递经过了哪些第三延时器5、第四延时器6,基于所经过的延时器、每一对第三延时器5、第四延时器6间的实际延时差,可计算出开始信号与结束信号之间的时间间隔信息,例如可先计算出此时开始信号和/或结束信号已传递时间,并据此推算出开始信号与结束信号之间的时间间隔信息。
[0089] 为了保障第二级TDC电路能够满足以上需求,需要对第二级TDC电路进行校准,校准的需求可例如包括以下至少之一:
[0090] 需求c、校准出每一对第一延时器、第二延时器间形成游标引起的延时差(可理解为游标延时差)时的实际延时差;
[0091] 需求d、将第一延时线路与第二延时线路校准成:在未形成游标引起的延时差时,两条延时线路的延时相同或相近。
[0092] 本发明实施例的校准方法的具体方案中,例如,图8中步骤S105可满足需求d,其他举例中,也可引入类似步骤S101至S103的方式而满足需求c,除以上需求外,本领域基于任意其他校准需求而实现的校准手段也均可作为本发明实施例的一种可选方案。
[0093] 此外,在具体举例中,在实际使用第一级TDC电路、第二级TDC电路时,输入至第一级TDC电路的开始信号可以为TDC的start信号,输入至第一级TDC电路的结束信号可以为TDC的stop信号;
[0094] 输入至第二级TDC电路的开始信号可以为startres信号与,输入至第二级TDC电路的结束信号可以为stopres信号,基于第二级TDC电路而计算出的所述startres信号与所述stopres信号之间的时间间隔信息可作为所述start信号与所述stop信号的最终时间间隔信息,所述startres信号与stopres信号的时间间隔匹配于所述第一级TDC电路所确定的当前时间间隔信息。
[0095] 以图5为例,所述第二级TDC电路用于获取startres信号与stopres信号,并确定所述startres信号与所述stopres信号之间的时间间隔信息,然后基于该时间间隔信息与第一级TDC电路所确定的当前时间间隔信息,确定所述start信号与所述stop信号的最终时间间隔信息,所述startres信号与stopres信号的时间间隔匹配于所述第一级TDC电路在停止循环传递后所输出的开始信号、结束信号的时间间隔。
[0096] 以图5为例,可利用处理模块9控制信号发出电路8输出(或信号发出电路10未受控于处理模块5而直接输出)该startres信号与stopres信号,本领域中在两级TDC电路之间实现余量求取从而输出startres信号与stopres信号的方案,均可作为其中信号发出电路8的一种可选方案。具体举例中,信号发出电路10也可连接两个环形延时链的输出端,进而在停止循环传递后获取两条环形延时链输出端所输出的信号。
[0097] 一种举例中,信号发出电路10可仅实现信号传输作用,其他举例中信号发出电路10也可实现时间间隔的放大、调整等作用。
[0098] 具体举例中,请参考图1至图4,所述第一延时器3、所述第二延时器4、第四延时器5、第五延时器6均包括信号传输模块(例如第一延时器3中的信号传输模块32、第二延时器
40中的信号传输模块42、第三延时器5中的信号传输模块52)与游标延时控制模块(例如第一延时器3中的游标延时控制模块33、第二延时器4中的游标延时控制模块43、第三延时器5中的游标延时控制模块53、第四延时器5中的游标延时控制模块53)。
[0099] 任一延时器的信号传输模块均连接于所述任一延时器所相邻的一个或两个延时器的信号传输模块之间,用于执行对应信号的传递;所述任一延时器的上一个延时器和/或下一个延时器;
[0100] 具体的,对于环形延时链来说,若首个延时器作为所述任一延时器时,上一个延时器即为末尾一个延时器,下一个延时器即为第二个延时器,若末尾一个延时器作为所述任一延时器时,上一个延时器即为倒数第二个延时器,下一个延时器即为首个延时器;若非末尾也非首个的延时器作为所述任一延时器时,上一个延时器、下一个延时器即为信号传递方向上的前一个与后一个延时器。
[0101] 可见,通过信号传输模块,可负责TDC工作时输入信号的传递。
[0102] 一种具体的举例中,请参考图3与图4,所述信号传输模块包括级联的第一反相器与第二反相器,
[0103] 其中的第一反相器可例如图3中所示的晶体管M1、晶体管M2所形成的第一反相器,也可例如图3中所示的晶体管M4、晶体管M5所形成的第一反相器;还可例如图4中所示的晶体管M7、晶体管M8所形成的第一反相器,图4中所示的晶体管M10、晶体管M11所形成的第一反相器。
[0104] 其中的第二反相器可例如图3中所示的第二反相器X1,也可例如图3中所示的第二反相器X2;还可例如图4中所示的第二反相器X3,图4中所示的第二反相器X4;
[0105] 所述任一延时器中的第一反相器的输入端连接所述上一个延时器的第二反相器的输出端,所述任一延时器中的第二反相器的输入端连接所述任一延时器中的第一反相器的输出端,所述任一延时器中的第二反相器的输出端连接所述下一个延时器中的第一反相器的输入端;
[0106] 其中,晶体管M1(及晶体管M4、晶体管M7、晶体管M10)的第一端直接或间接接电源端,晶体管M1(及晶体管M4、晶体管M7、晶体管M10)的第二端连接晶体管M2(及晶体管M5、晶体管M8,晶体管M11)的第一端,晶体管M2(及晶体管M5、晶体管M8,晶体管M11)的第二端直接或间接接地,晶体管M1(及晶体管M4、晶体管M7、晶体管M10)的控制端(例如栅极)直接或间接连接上一个延时器的第二反相器(例如第二反相器X1、第二反相器X2、第二反相器X3、第二反相器X4)的输出端。
[0107] 其中的第二反相器的构造可与第一反相器相同或相似,也可以是不同的,第二反相器还可通过非实现。
[0108] 对应的,其中的仲裁器连接于对应的延时器中的第一反相器的输出端;
[0109] 所述仲裁器在判断相位比较信息时,具体用于:通过比较所连接的两个延时器的第一反相器所输出的信号,判断对应的比较信息。
[0110] 此外,在信号传输模块中,还可包括接地控制晶体管(例如第一延时器3中的接地控制晶体管M3、第二延时器4中的接地控制晶体管M6、第三延时器5中的接地控制晶体管M9、第四延时器6中的接地控制晶体管M12),其可连接于第一反相器与地之间,实现第一反相器的接地控制。
[0111] 所述任一延时器的游标延时控制模块连接于所述任一延时器的信号传输模块,连接方式可基于游标延时控制模块的功能实现方式而变化,所述任一延时器的游标延时控制模块用于控制所述第一环形延时链与所述第二环形延时链之间是否产生延时差;
[0112] 例如,第一延时器、第二延时器的游标延时控制单元可控制第一环形延时链、第二环形延时链在对应延时器处是否形成游标引起的游标延时差,第三延时器、第四延时器的游标延时控制单元可控制第一延时线路、第二延时线路在对应延时器处是否形成游标引起的游标延时差。
[0113] 具体举例中,所述游标延时控制模块包括第一晶体管(例如第一延时器3中游标延时控制模块33的第一晶体管Q1、第二延时器4中游标延时控制模块43的第一晶体管Q3、第三延时器5中游标延时控制模块53的第一晶体管Q5、第四延时器6中游标延时控制模块63的第一晶体管Q7)与第二晶体管(例如第一延时器30中游标延时控制模块33的第二晶体管Q2、第二延时器40中游标延时控制模块43的第二晶体管Q4、第三延时器5中游标延时控制模块53的第二晶体管Q6、第四延时器6中游标延时控制模块63的第二晶体管Q8)。
[0114] 其中,在所述任一延时器中,所述第二反相器的输入端还连接所述第一晶体管的控制端,所述第一晶体管的第一端连接所述第二反相器的输出端,所述第一晶体管的第二端连接所述第二晶体管的第一端,所述第二晶体管的第二端接地;
[0115] 所述任一延时器中的第二晶体管的控制端接入的信号用于确定是否产生所述延时差;
[0116] 其中:
[0117] 若任一第k个第一延时器中第二晶体管的控制端接入的信号与第k个第二延时器的第二晶体管的控制端接入的信号为相同电平,则:所述第k个第一延时器与所述第k个第二延时器的延时理论上是相同的;
[0118] 若任一第k个第一延时器中第二晶体管的控制端接入的信号与第k个第二延时器的第二晶体管的控制端接入的信号为不同电平,则:所述第k个第一延时器与所述第k个第二延时器之间的延时理论上呈游标延时差(其实际延时差需要校准确定);
[0119] 若任一第j个第三延时器中第二晶体管的控制端接入的信号与第j个第四延时器的第二晶体管的控制端接入的信号为相同电平,则:所述第j个第三延时器与所述第j个第四延时器的延时理论上相同;
[0120] 若任一第j个第三延时器中第二晶体管的控制端接入的信号与第j个第二延时器的第二晶体管的控制端接入的信号为不同电平,则:校准后,所述第j个第一延时器与所述第j个第二延时器之间的延时理论上呈游标延时差(其实际延时差需要校准确定)。
[0121] 可见,游标延时控制模块接收处理模块(例如数字电路)的控制信号(例如DCW、VDD)来控制两条环形延时链、两条延时线路的延时差。当两条环形延时链(或两条延时线路)的游标延时控制模块的输入电平相同时,不引入游标延时,两条环形延时链(或两条延时线路)的延时理论上相同,当两条环形延时链(或两条延时线路)的游标延时控制模块电平不同时,会使两条环形延时链(或两条延时线路)产生一个延时差,该延时差就是游标TDC的分辨率,此时游标TDC可以正常工作;
[0122] 具体的,第一级TDC电路中产生的这个延时差可理解为一种较大的延时差,第二级电路中对应的延时差相对较小,小于第一级TDC电路中的延时差,所以,第一级TDC电路所实现的游标TDC的分辨率小于第二级TDC电路所实现的游标TDC的分辨率,从而满足TDC粗量与精量的需求。
[0123] 其中一种实施方式中,请参考图1至图4,所述第一延时器3与所述第二延时器4、第三延时器5、第四延时器6均还包括延时校准模块(例如第一延时器3中的延时校准模块31、第二延时器3中的延时校准模块41、第三延时器5中的延时校准模块51与第四延时器6中的延时校准模块61);
[0124] 请参考图3、图4,所述延时校准模块包括多个并联的晶体管,所述多个并联的晶体管连接于所述第一反相器的连接电源端的一端(例如第一反相器中晶体管M1、晶体管M4的第一端、晶体管M7的第一端、晶体管M3的第一端),所述多个并联的晶体管(例如并联的晶体管S1、并联的晶体管S2、并联的晶体管S3、并联的晶体管S4)被配置为能够有选择地导通,以控制对应延时器所实现的延时。
[0125] 可见,延时校准模块可以由若干尺寸不一的晶体管并联而成,通过控制晶体管的通断就可以控制延时器的延时。该模块接受控制模块(例如数字电路)输出的校准信号,对延时器的延时进行校准,以使得:在DCW与VDD相同的情况下,上下两条延时链的延时相等。
[0126] 针对于以上所涉及的时间间隔测量电路,本发明实施例提供了一种时间间隔测量电路的校准方法,包括
[0127] 对所述第一级TDC电路进行至少一次校准;
[0128] 其中,请参考图6,对所述第一级TDC电路的第L次校准,包括:
[0129] S101:确定一个或多个第一延时器及其对应的第二延时器作为待校准第一延时器与待校准第二延时器,并使得:本次所确定的待校准第一延时器比上一次所确定的待校准第一延时器多一个;
[0130] S102:在所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况下,向所述第一环形延时链与所述第二环形延时链输入校准脉冲;
[0131] S103:基于预设的固定时间内所述第一计数器与所述第二计数器输出的校准时计数信息,校准确定所述待校准第一延时器与所述待校准第二延时器间游标引入的实际延时差。
[0132] 步骤S103之后,可返回步骤S101,在新增一个第一延时器、第二延时器的情况下,重新确定待校准第一延时器、待校准第三延时器,再重复实施步骤S102、S103。如此重复后,直至步骤S101所确定的待校准第一延时器、待校准第二延时器为所有第一延时器、第二延时器。
[0133] 可见,通过以上循环,可多次确定一个或多个第一延时器及其对应的第二延时器作为待校准第一延时器与待校准第二延时器;其中,每次所确定的待校准第一延时器比上一次所确定的待校准第一延时器多一个;每次确定所述待校准第一延时器与所述待校准第二延时器后,均实施步骤S102、S103。
[0134] 其中的L为大于或等于1的整数。
[0135] 其中,形成游标引入的游标延时差的情况,可理解为只要能够令电路形成该游标延时差的任意电路状态,第一级TDC电路可在校准处理设备(例如处理模块或其他设备,具体可以是数字处理电路)的控制下而进入形成该游标延时差的电路状态,也不排除手动控制或通过外部信号控制从而形成该游标延时差的方式。具体举例中,可以通过对延时器中游标延时控制单元的控制而实现。
[0136] 其中的实际延时差,也可理解为游标延时差的实际取值。
[0137] 其中一种实施方式中,请参考图7,步骤S103可以包括:
[0138] S1031:获取所述第一计数器输出的校准时第一计数信息,以及所述第二计数器输出的校准时第二计数信息;
[0139] S1032:计算所述第一计数信息的倒数作为第一振荡周期,所述第二计数信息的倒数作为第二振荡周期;
[0140] S1033:计算所述第一振荡周期与所述第二振荡周期的差值作为所述实际延时差。
[0141] 以上方案中,可准确校准出游标引入的延时差,避免延时器自身的失配而影响时间间隔测量,为实际使用TDC电路时的时间间隔的计算提供充分可靠的依据。可见,通过该第L次校准,可校准出每一对第一延时器、第二延时器间形成游标引起的延时差(可理解为游标延时差)时的实际延时差,以为第一级TDC电路的使用提供依据。
[0142] 以上步骤S101至S103的具体举例中,可以包括:
[0143] 1.将DCW1的电平置为0,DCW2——DCW8置为高,以引入DCW1的延时差,此时,DCW1的第一延时器及其对应的第二延时器即为待校准,此时上下两环形延时链的周期之差即为第一个第一延时器、第二延时器的游标延时单元引入的游标延时差,该过程可理解为在第一个循环下的步骤S101完成后,形成步骤S102中“所述待校准第一延时器与所述待校准第二个延时器形成游标引入的游标延时差的情况”的过程;
[0144] 2.在两环路的首端输入一个脉冲,使两条环形延时链开始振荡,该过程可理解为步骤S102的实现过程。
[0145] 3.通过计数器CNT1和CNT2的计数值计算出在固定时间内信号在上下两环路分别传播的圈数,由此求倒数即可算出振荡周期;该过程可理解为步骤S1031、S1032的实现过程;
[0146] 4.由振荡周期之差反推出第一个游标延时单元额外引入的延时差,这个值即为校准后的精确的LSB1(即对应的实际延时差),该过程可理解为步骤S1033的实现过程;
[0147] 以上即完成第一个循环,然后可返回步骤S301,开始第二个循环;
[0148] 5.将DCW1‑2置为0,可见,在第二个循环时,待校准第一延时器除了有DCW1的第一延时器,还包括DCW2的第一延时器,此时延时差为DCW1和DCW2引入的游标延时差,重复上述步骤,得到的周期之差即为LSB1+LSB2的值,即对应的实际延时差。
[0149] 进而,可完成第二个循环。
[0150] 6.依次将DCW1‑3、1‑4…DCW1‑8置为0,即可算出每个游标延时单元引入的延时差,而后即校准完毕。
[0151] 其中一种实施方式中,对所述第一级TDC电路的至少一次校准还包括第J次校准,请参考图8,其中包括:
[0152] S105:所述第一环形延时链与所述第二环形延时链配置为理论上执行相同延时,且向所述第一环形延时链与所述第二环形延时链输入相位差为0的第一校准信号的情况下,基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准。
[0153] 其中的J可以为大于或等于1的任意整数。
[0154] 一种举例中,其中的J可以小于L,进而,针对第一级TDC电路,先实现步骤S105的校准,再实现步骤S101至S103的多次循环的校准。
[0155] 在图8所示的举例中,J为1,L为2,进而,针对第一级TDC电路,先通过步骤S105实现第一级TDC电路的第一次校准,再通过步骤S101至S103的多次循环实现第一级TDC电路的第二次校准。
[0156] 其他举例中,校准的顺序和内容也可不限于图8所示,在第J次校准与第L次校准之间、之前、之后,均可实现其他校准过程,并不脱离本发明实施例的范围。
[0157] 其中,基于所述第一仲裁器输出的第一比较信息,对所述第一级TDC电路进行校准,包括:
[0158] 针对其中任意第k个第一仲裁器,均通过调节对应的第k个第一延时器与第k个第二延时器所实现的延时,控制所述第k个第一仲裁器所输出的第一比较信息的电平的平均值匹配于所述第一电平与所述第二电平的平均值。
[0159] 步骤S105的一种具体举例可例如:
[0160] 1.将所有第一仲裁器复位,并改变游标延时控制单元的控制信号,使两条环形延时链理论上具有相同的延时。
[0161] 2.从两个环形延时链的输入端输入一组相位差为0的校准信号。
[0162] 3.判断第一个第一仲裁器的输出电平,理论上如果没有失配引起的误差,此时该第一仲裁器的输出电平应该具有相同的高和低电平概率,也就是此时第一仲裁器输出的平均值为中间电平。如果有误差,则此时第一仲裁器的输出会偏向高电平或低电平的其中一个。
[0163] 4.根据第一仲裁器的输出结果调节延时校准单元的输入信号来调节延时器的延时,使之向能让第一仲裁器输出平均值为中间电平(可理解为高电平与低电平的平均值)的位置移动,调整后,可再次输入校准信号,观察仲裁器输出电平。
[0164] 5.重复以上步骤,直到第一仲裁器输出电平的平均值为中间电平,此时本级校准完毕。
[0165] 6.重复以上校准算法,依次校准延时链上的第2、3、4…,一直到最后一个第一仲裁器所连接的第一延时器、第二延时器。
[0166] 其中一种实施方式中,所述校准方法包括:
[0167] 对所述第二级TDC电路进行至少一次校准,其中,请参考图8,对所述第二级TDC电路的一次校准包括:
[0168] S104:所述第一延时线路与所述第二延时线路配置为理论上执行相同延时,且向所述第一延时线路与所述第二延时线路输入相位差为0的第二校准信号的情况下,基于所述第二仲裁器输出的第二比较信息,对所述第一级TDC电路进行校准。
[0169] 在图8所示的举例中,步骤S104可在步骤S105之前实施,其他举例中,步骤S104也可在第一级TDC电路的任意一次校准之前、之后实施,均不脱离本发明实施例的范围。
[0170] 其中,基于所述第二仲裁器输出的第二比较信息,对所述第二级TDC电路进行校准,可以包括:
[0171] 针对其中任意第i个第二仲裁器,均通过调节对应的第i个第三延时器与第i个第四延时器所实现的延时,控制所述第i个第二仲裁器所输出的第二比较信息的电平的平均值匹配于所述第三电平与所述第四电平的平均值。
[0172] 步骤S104的一种具体举例可例如:
[0173] 1.将所有第二仲裁器复位,并改变游标延时控制单元的控制信号,使两条环形延时链理论上具有相同的延时。
[0174] 2.从两个延时线路的输入端输入一组相位差为0的校准信号。
[0175] 3.判断第一个第二仲裁器的输出电平,理论上如果没有失配引起的误差,此时该第二仲裁器的输出电平应该具有相同的高和低电平概率,也就是此时第二仲裁器输出的平均值为中间电平。如果有误差,则此时第二仲裁器的输出会偏向高电平或低电平的其中一个。
[0176] 4.根据第二仲裁器的输出结果调节延时校准单元的输入信号来调节延时器的延时,使之向能让第二仲裁器输出平均值为中间电平(可理解为高电平与低电平的平均值)的位置移动,调整后,可再次输入校准信号,观察仲裁器输出电平。
[0177] 5.重复以上步骤,直到第二仲裁器输出电平的平均值为中间电平,此时本级校准完毕。
[0178] 6.重复以上校准算法,依次校准延时线路上的第2、3、4…,一直到最后一个第二仲裁器所连接的第一延时器、第二延时器。
[0179] 通过以上步骤S104、S105,以及S101至S103的循环,在具体方案中,上述第一级TDC电路的第二次校准可以更精确地计算出每个游标延时单元引入的校准延时差的具体取值。TDC的信号链路延时分为两部分,即信号传输单元引入的延时和游标延时控制单元引入的延时。其中信号传输单元导致的失配在第一级TDC电路的第一次校准与第二级TDC电路的校准中被校准,而游标延时控制模块引入的非线性误差在校准步骤3中也被校准完毕,至此,所有的非线性误差均被校准步骤所覆盖,可见,本发明的具体方案是完备的处理过程,对所有本结构TDC的非线性误差均能进行精确校准。
[0180] 本发明实施例还提供了一种校准处理设备,用于执行以上可选方案涉及的时间间隔测量电路的校准方法,其可以为具备数据处理能的任意设备或设备的组合。
[0181] 在本说明书的描述中,参考术语“一种实施方式”、“一种实施例”、“具体实施过程”、“一种举例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0182] 最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
QQ群二维码
意见反馈