一种恒定斜率数字时间转换器及其控制方法 |
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| 申请号 | CN201911135887.4 | 申请日 | 2019-11-19 | 公开(公告)号 | CN110908270B | 公开(公告)日 | 2024-04-02 |
| 申请人 | 复旦大学; | 发明人 | 徐荣金; 叶大蔚; 史传进; | ||||
| 摘要 | 本 发明 公开了一种恒定斜率数字时间转换器及其控制方法，该恒定斜率数字时间转换器包括：放电负载电容，用于存储电荷以放电产生一个 电压 下降沿；放电 电流 源，用于通过放电负载电容放电电流大小决定 输出电压 下降沿的斜率； 开关 电容 数模转换 器，用于设置放电负载电容的放电起始电压； 缓冲器 ，用于将放电负载电容放电的电压下降沿转换为上升沿，并且提供稳定的输出上升沿转换速率；时钟和控制 信号 产生 电路 ，用于接收输入延时控制字dcw和输入时钟in，并输出实际延时控制字dcw_act及多个不同的时钟 相位 。本发明实现了在更大的延时时间范围内的高线性度，具有低噪声和低功耗的特点，同时具有高线性度，非常适合应用于分数频的 锁 相环。 | ||||||
| 权利要求 | 1.一种恒定斜率数字时间转换器，其特征在于，包括： |
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| 说明书全文 | 一种恒定斜率数字时间转换器及其控制方法技术领域背景技术[0002] 亚采样锁相环在低频参考时钟的控制下，直接对振荡器的高频输出进行采样，获得相位误差信息，进而通过负反馈控制调节振荡器的输出频率，实现锁相环的功能。亚采样结构无法获取频率误差信息，理论上环路可以在参考时钟频率的任意整数倍频率锁定。由于亚采样结构直接对振荡器输出进行采样，没有使用分频器，有效节约系统的功耗，然而也难以使用传统基于Δ Σ调制器(DSM)和分频器实现的分数频控制方式。为了实现分数频，亚采样锁相环可以在参考时钟上增加延时，补偿分数量化误差的延时。 [0003] 全数字锁相环采用数字电路实现环路控制，因此具有高度的设计与实现灵活性，便于与其他片上系统集成，能够随着集成电路制造工艺的发展取得更好的性能，因此具有非常广泛的应用。然而在传统结构的分数频全数字锁相环中，由于分数量化误差的存在，鉴相器输入的时钟信号之间相位误差变化范围非常大，对时间数字转换器的设计复杂度，功耗和误差控制要求非常高。为了缩小时间数字转换器输入相位误差范围，可以在参考时钟或反馈时钟上增加延时，补偿分数量化误差的延时。 [0004] 上述延时补偿的方法，通常由基于Δ Σ调制器(DSM)和数字时间转换器(DTC)实现。使用上述结构的锁相环，鉴相器输入的时钟信号之间相位误差和整数频类似。由于数字时间转换器的设计难度低于时间数字转换器，容易实现较高精度，数字时间转换器在分数频锁相环中具有广泛的应用。由于数字时间转换器的噪声是锁相环输出带内噪声的主要贡献之一，其线性度又决定了输出的杂散性能，高性能的锁相环对数字时间转换器的线性度、噪声和能效均有很高的要求。 [0005] 传统数字时间转换器通常采用可调缓冲器加可调负载实现，当缓冲器的转换电流或负载发生改变时，输出的变换沿斜率也会随之变化，则输入变化沿跨越阈值电压的时间到输出变化沿跨越阈值电压的时间也会变化，从而实现可调延时时间。其中可调缓冲器通常的实现方式是偏置电流可调的反相器组合，可调负载通常的实现方式是压控电容或数控电容阵列。上述数字时间转换器调节延时时间的基本原理是控制输出的变化沿。由于输入控制与延时变化之间不具有完全线性的关系，因此该结构的数字时间转换器线性度性能有限，需要依靠器件匹配，版图设计和细致的仿真数据，对制造工艺，电源电压和温度(PVT)误差非常敏感，往往还需要进行校准电路才能达到设计要求。 发明内容[0006] 本发明的目的是提供一种恒定斜率数字时间转换器及其控制方法，以实现低噪声和低功耗，并且可以在较大的输出延时时间范围实现很高的线性度。 [0007] 为达到上述目的，本发明提供了一种恒定斜率数字时间转换器，其包括： [0008] 放电负载电容，用于存储电荷以放电产生一个电压下降沿； [0009] 放电电流源，其输入端与所述放电负载电容的输出端相连，用于通过放电负载电容放电电流大小决定输出电压下降沿的斜率； [0011] 缓冲器，其输入端与所述开关电容数模转换器的输出端相连，用于将放电负载电容放电的电压下降沿转换为上升沿，并且提供稳定的输出上升沿转换速率； [0012] 时钟和控制信号产生电路，其输出端分别与放电负载电容和开关电容数模转换器相连，用于接收输入延时控制字dcw和输入时钟in，并输出实际延时控制字dcw_act及多个不同的时钟相位。 [0013] 上述的恒定斜率数字时间转换器，其中，所述放电电流源包括电流偏置电路、nmos共源共栅电流源及开关SW0；所述nmos共源共栅电流源包括nmos共源管和nmos共栅管；所述nmos共源管的栅极与所述电流偏置电路提供的偏置电压Vbg1相连；所述nmos共栅管的栅极与所述电流偏置电路提供的偏置电压Vbg2相连；所述nmos共栅管的源极输入端与所述放电负载电容的输出端相连；所述nmos共栅管的源极输出端与所述nmos共源管的源极输入端相连；所述开关SW0的一端与所述nmos共源管的源极输出端相连，另一端接地；所述开关SW0的控制端接收输入时钟in。 [0014] 上述的恒定斜率数字时间转换器，其中，所述放电负载电容包括电容CL和开关SW1；所述电容CL的一个极板与电源相连，另一极板与开关电容数模转换器的输出端相连；所述开关SW1的两端分别连接所述电容CL的两端；所述开关SW1的控制端接收所述时钟和控制信号产生电路输出的时钟相位ck1。 [0015] 上述的恒定斜率数字时间转换器，其中，所述开关电容数模转换器包括负载电容CT、由若干电容C1‑Cn组成的电容阵列、开关SW2及开关SW3；所述负载电容CT和电容阵列中电容的一端共同相连；所述负载电容CT的另一端与电源相连；电容阵列中电容的另一端接收所述时钟和控制信号产生电路输出的实际延时控制字dcw_act；所述开关SW2的一端与负载电容CT和电容阵列的共有端相连，另一端与所述放电负载电容的输出端和所述缓冲器的输入端相连；所述开关SW2的控制端接收所述时钟和控制信号产生电路输出的时钟相位ck2；所述开关SW3的两端分别与所述负载电容CT的两端相连；所述开关SW3的控制端接收所述时钟和控制信号产生电路输出的时钟相位ck3。 [0016] 上述的恒定斜率数字时间转换器，其中，所述开关电容数模转换器接收的实际延(n‑1)时控制字dcw_act采用二进制输入时，电容阵列中电容Cn的大小为2 ·Cu，其中Cu为电容阵列中单位电容大小。 [0017] 上述的恒定斜率数字时间转换器，其中，所述开关电容数模转换器使用至少两个时钟相位： [0018] 电压重置相位：负载电容CT两端均连接至电源；电容阵列与负载电容CT的共有端也连接至电源，另一端接收的实际延时控制字dcw_act等于重置控制字dcw_rst；开关电容数模转换器的输出电压Vda等于电源电压Vdd； [0019] 电压设置相位：负载电容CT一端连接至电源；电容阵列与负载电容CT的共有端与所述放电负载电容的输出端和所述缓冲器的输入端相连通，另一端接收的实际延时控制字dcw_act等于输入延时控制字dcw；开关电容数模转换器的输出电压Vdac＝Vdd·[CT+(M‑dcw_rst+dcw)·Cu]/(CT+M·Cu)，其中Cu为电容阵列中单位电容大小，M为电容阵列中电容的总数。 [0020] 上述的恒定斜率数字时间转换器，其中，当电压重置相位中使用的重置控制字dcw_rst小于输入延时控制字dcw时，开关电容数模转换器在电压设置相位的输出电压Vdac>Vdd；当电压重置相位中使用的重置控制字dcw_rst大于输入延时控制字dcw时，开关电容数模转换器在电压设置相位的输出电压Vdac [0021] 上述的恒定斜率数字时间转换器，其中，对于所述缓冲器：当输入电压由高到低穿越其阈值电压时，输出一个上升沿，反之当输入电压由低到高穿越其阈值电压时，输出一个下降沿，其输出作为数字时间转换器的输出时钟out。 [0022] 上述的恒定斜率数字时间转换器，其中，输入时钟in周期内分为3个时钟相位，包括： [0023] 电压重置相位，开关SW0断开；开关SW1导通；开关SW2断开；开关SW3导通，实际延时控制字dcw_act等于重置控制字dcw_rst； [0024] 电压设置相位，开关SW0断开；开关SW1断开；开关SW2导通；开关SW3断开，实际延时控制字dcw_act等于输入延时控制字dcw； [0025] 放电相位，开关SW0导通；开关SW1断开；开关SW2断开。 [0026] 本发明还提供了一种上述的恒定斜率数字时间转换器的控制方法，其包括以下步骤： [0027] (1)输入时钟下降沿到来时，在电压重置相位，开关SW0断开；开关SW1导通，放电负载电容两端均连接至电源，储存电荷为0，输出电压被拉至电源，此时缓冲器输出一个下降沿；开关SW2断开；开关SW3导通，开关电容数模转换器中负载电容CT和电容阵列的共有端连接至电源；实际延时控制字dcw_act等于重置控制字dcw_rst； [0028] (2)一段延时后，输入时钟上升沿到来之前，进入电压设置相位，开关SW0断开；开关SW1断开；开关SW2导通，放电负载电容和开关电容数模转换器相连，放电初始电压被设置；开关SW3断开，实际延时控制字dcw_act等于输入延时控制字dcw； [0029] (3)输入时钟上升沿到来时，放电相位开始，开关SW1断开；开关SW2断开，开关电容数模转换器与放电负载电容断开；开关SW0导通，放电负载电容中的电荷通过放电电流源泄放至地，输出一个恒定斜率的电压下降沿，当该电压小于缓冲器的阈值电压时，缓冲器输出的输出时钟产生一个上升沿，该上升沿与输入时钟上升沿的延时由输入延时控制字dcw控制。 [0030] 相对于现有技术，本发明具有以下有益效果： [0031] 本发明提供的数字时间转换器，应用基于低噪声和低功耗的开关电容数模转换器，用于设置输出变化沿的起始放电电压，并通过高线性度的电流源设置恒定斜率的输出变化沿，实现了高线性的输入控制字到输出延时时间的控制关系。由于使用了开关电容数模转换器，起始放电电压可以高于电源电压，放电电流源工作的电压区间扩展至更高的电压到阈值电压的范围，因此实现了在更大的延时时间范围内的高线性度。所述数字时间转换器具有低噪声和低功耗的特点，同时具有高线性度，非常适合应用于分数频的锁相环。附图说明 [0033] 图2为本发明实施例提供的放电电流源的电路图； [0034] 图3为本发明实施例提供的开关电容数模转换器的电路图； [0035] 图4为传统可变斜率数字时间转换器的原理图； [0036] 图5为本发明恒定斜率数字时间转换器的原理图； [0037] 图6为本发明实施例提供的数字时间转换器的原理示意图； [0038] 图7为本发明实施例提供的开关电容数模转换器的时序图。 具体实施方式[0039] 以下结合附图通过具体实施例对本发明作进一步的描述，这些实施例仅用于说明本发明，并不是对本发明保护范围的限制。 [0040] 如图1所示，本发明提供了一种恒定斜率数字时间转换器，其包括：放电负载电容1，用于存储电荷以放电产生一个电压下降沿；放电电流源2，其输入端与所述放电负载电容 1的输出端相连，用于通过放电负载电容1放电电流大小决定输出电压下降沿的斜率；开关电容数模转换器3，其输出端与所述放电负载电容1的输出端相连，用于设置放电负载电容1的放电起始电压；缓冲器4，其输入端与所述开关电容数模转换器3的输出端相连，用于将放电负载电容1放电的电压下降沿转换为上升沿，并且提供稳定的输出上升沿转换速率；时钟和控制信号产生电路5，其输出端分别与放电负载电容1和开关电容数模转换器3相连，用于接收输入延时控制字dcw和输入时钟in，并输出实际延时控制字dcw_act及多个不同的时钟相位。 [0041] 如图2所示，所述放电电流源2包括电流偏置电路21、nmos共源共栅电流源22及开关SW0；所述nmos共源共栅电流源22包括nmos共源管和nmos共栅管；所述nmos共源管的栅极与所述电流偏置电路21提供的偏置电压Vbg1相连；所述nmos共栅管的栅极与所述电流偏置电路21提供的偏置电压Vbg2相连；所述nmos共栅管的源极输入端与所述放电负载电容1的输出端相连；所述nmos共栅管的源极输出端与所述nmos共源管的源极输入端相连；所述开关SW0的一端与所述nmos共源管的源极输出端相连，另一端接地；所述开关SW0的控制端接收输入时钟in。 [0042] 如图3所示，所述放电负载电容1包括电容CL和开关SW1；所述电容CL的一个极板与电源相连，另一极板与开关电容数模转换器3的输出端相连；所述开关SW1的两端分别连接所述电容CL的两端；所述开关SW1的控制端接收所述时钟和控制信号产生电路5输出的时钟相位ck1。 [0043] 所述开关电容数模转换器3包括负载电容CT、由若干电容C1‑Cn组成的电容阵列、开关SW2及开关SW3；电容阵列总电容为CA，所述负载电容CT和电容阵列中电容的一端共同相连；所述负载电容CT的另一端与电源相连；电容阵列中电容的另一端接收所述时钟和控制信号产生电路5输出的实际延时控制字dcw_act；所述开关SW2的一端与负载电容CT和电容阵列的共有端相连，另一端与所述放电负载电容1的输出端和所述缓冲器4的输入端相连；所述开关SW2的控制端接收所述时钟和控制信号产生电路5输出的时钟相位ck2；所述开关SW3的两端分别与所述负载电容CT的两端相连；所述开关SW3的控制端接收所述时钟和控制信号产生电路5输出的时钟相位ck3。 [0044] 所述开关电容数模转换器3的输入数字控制字可以采用二进制输入，也可采用温度计码等其他编码输入，相应地，根据不同编码设计电容阵列。所述开关电容数模转换器3接收的实际延时控制字dcw_act采用二进制输入时，电容阵列C1～Cn大小按2的次幂增长，(n‑1)如依次为(1·Cu)，(2·Cu)，(4·Cu)，…，(2 ·Cu)，其中Cu为电容阵列中单位电容大小。 也可根据实际版图、寄生或控制字的编码权重调整。 [0045] 所述开关电容数模转换器3使用至少两个时钟相位： [0046] 电压重置相位：负载电容CT两端均连接至电源；电容阵列与负载电容CT的共有端也连接至电源，另一端接收的实际延时控制字dcw_act等于重置控制字dcw_rst；开关电容数模转换器3的输出电压Vda等于电源电压Vdd； [0047] 电压设置相位：负载电容CT一端连接至电源；电容阵列与负载电容CT的共有端与所述放电负载电容1的输出端和所述缓冲器4的输入端相连通，另一端接收的实际延时控制字dcw_act等于输入延时控制字dcw；开关电容数模转换器3的输出电压Vdac＝Vdd·[CT+(M‑dcw_rst+dcw)·Cu]/(CT+M·Cu)，其中Cu为电容阵列中单位电容大小，M为电容阵列中电容的总数。 [0048] 所述开关电容数模转换器3使用的两个时钟相位控制方式，使得输出端电压Vdac可以高于电源电压Vdd。当电压重置相位中使用的重置控制字dcw_rst小于输入延时控制字dcw时，开关电容数模转换器3在电压设置相位的输出电压Vdac>Vdd；当电压重置相位中使用的重置控制字dcw_rst大于输入延时控制字dcw时，开关电容数模转换器3在电压设置相位的输出电压Vdac [0049] 所述时钟和控制信号产生电路5，可以通过延时和逻辑门产生所需要时钟信号，重置控制字等控制信号，其中时钟信号包括三个不同相位的时钟ck1，ck2，ck3，控制信号包括，与输入延时控制字dcw位数相同的重置控制字dcw_rst，实际延时控制字dcw_act和重置控制字使能信号enb。重置控制字使能信号enb是一个内部信号，enb＝0有效，此时dcw_act＝dcw_rst；enb＝1无效，此时dcw_act＝dcw。 [0050] 对于所述缓冲器4：当输入电压由高到低穿越其阈值电压时，输出一个上升沿，反之当输入电压由低到高穿越其阈值电压时，输出一个下降沿，其输出作为数字时间转换器的输出时钟out。 [0051] 输入时钟in周期内分为3个时钟相位，包括： [0052] 电压重置相位，开关SW0断开；开关SW1导通；开关SW2断开；开关SW3导通，实际延时控制字dcw_act等于重置控制字dcw_rst； [0053] 电压设置相位，开关SW0断开；开关SW1断开；开关SW2导通；开关SW3断开，实际延时控制字dcw_act等于输入延时控制字dcw； [0054] 放电相位，开关SW0导通；开关SW1断开；开关SW2断开，其他连接状态可以保持前一相位不变。 [0055] 本发明还提供了一种上述的恒定斜率数字时间转换器的控制方法，其包括以下步骤： [0056] (1)输入时钟下降沿到来时，在电压重置相位，开关SW0断开；开关SW1导通，放电负载电容1两端均连接至电源，储存电荷为0，输出电压被拉至电源，此时缓冲器4输出一个下降沿；开关SW2断开；开关SW3导通，开关电容数模转换器3中负载电容CT和电容阵列的共有端连接至电源；实际延时控制字dcw_act等于重置控制字dcw_rst； [0057] (2)一段延时后，输入时钟上升沿到来之前，进入电压设置相位，开关SW0断开；开关SW1断开；开关SW2导通，放电负载电容1和开关电容数模转换器3相连，放电初始电压被设置；开关SW3断开，实际延时控制字dcw_act等于输入延时控制字dcw； [0058] (3)输入时钟上升沿到来时，放电相位开始，开关SW1断开；开关SW2断开，开关电容数模转换器3与放电负载电容1断开；开关SW0导通，放电负载电容1中的电荷通过放电电流源2泄放至地，输出一个恒定斜率的电压下降沿，当该电压小于缓冲器4的阈值电压时，缓冲器4输出的输出时钟产生一个上升沿，该上升沿与输入时钟上升沿的延时由输入延时控制字dcw控制。 [0059] 如图4和图5所示，传统数字时间转换器通常采用可调缓冲器4加可调负载实现，当缓冲器4的转换电流或负载发生改变时，输出的变换沿斜率也会随之变化，则输入变化沿跨越阈值电压的时间到输出变化沿跨越阈值电压的时间也会变化，从而实现可调延时时间，称之为可变斜率数字时间转换器。可变斜率数字时间转换器的基本原理是控制输出的变化沿斜率。由于输入控制与延时变化之间不具有完全线性的关系，因此该结构的数字时间转换器线性度性能有限。本发明提供的恒定斜率数字时间转换器，通过放电电流源2对放电负载电容1放电，产生恒定斜率的电压下降沿，放电的起始电压由开关电容数模转换器3设置，可以高于电源电压。其因为输出变化沿斜率恒定，因此放电起始电压和输出延时之间具有较高的线性度。开关电容数模转换器3本身具有低功耗低噪声的特性。因此本发明提供的恒定斜率数字时间转换器具有高性能，高能效的特点。 [0060] 图6为本发明实施例提供的数字时间转换器的原理示意图。输入时钟下降沿到来时，在电压重置相位，数模转换器输出电压Vdac被拉至电源电压Vdd，因此缓冲器4输出一个下降沿；一段延时后，输入时钟上升沿到来之前，进入电压设置相位，放电初始电压被设置；输入时钟上升沿到来时，放电相位开始，放电负载电容1中的电荷通过放电电流源2泄放至地，输出一个恒定斜率的电压下降沿，当该电压小于缓冲器4的阈值电压Vth时，输出时钟产生一个上升沿。 [0061] 图7为本发明实施例提供的开关电容数模转换器3的时序图，包括电压重置相位，电压设置相位和放电相位。开关电容数模转换器3中，在电压重置相位，负载电容CT两端均连接至电源，电容阵列与负载电容CT的共有端也连接至电源，另一端连接的实际延时控制字dcw_act等于重置控制字dcw_rst，输出端即电容阵列与负载电容CT的共有端连接至电源Vdd，电压Vdac＝Vdd；在电压设置相位，负载电容CT一端连接至电源，电容阵列与负载电容CT的共有端为输出端，另一端连接的实际延时控制字dcw_act等于输入延时控制字dcw，输出端即电容阵列与负载电容CT的共有端电压为Vdac＝Vdd·[CT+(M‑dcw_rst+dcw)·Cu]/(CT+M·Cu)，其中Cu为电容阵列中单位电容的值，M为电容阵列中单位电容的总数，dcw_rst为重置控制字，dcw为输入延时控制字，Vdd为电源电压，即控制字高电平对应的电压。使用的两个时钟相位控制方式，使得输出端电压Vdac可以高于电源电压Vdd。当电压重置相位中使用的重置控制字dcw_rst小于输入延时控制字时，开关电容数模转换器3在电压设置相位的输出电压Vdac>Vdd；当电压重置相位中使用的重置控制字dcw_rst大于输入延时控制字时，开关电容数模转换器3在电压设置相位的输出电压Vdac [0062] (1)在电压重置相位，开关SW0断开；开关SW1导通，放电负载电容1两端均连接至电源，储存电荷为0，输出电压被拉至电源，因此缓冲器4输出一个下降沿；开关SW2断开；开关SW3导通，开关电容数模转换器3中负载电容CT和电容阵列的共有端连接至电源；实际延时控制字dcw_act等于重置控制字dcw_rst； [0063] (2)在电压设置相位，开关SW0断开；开关SW1断开；开关SW2导通，放电负载电容1和开关电容数模转换器3相连，放电初始电压被设置；开关SW3断开，实际延时控制字dcw_act由输入等于输入控制字dcw； [0064] (3)在放电相位，开关SW1断开；开关SW2断开，开关电容数模转换器3与放电负载电容1断开；开关SW0导通，放电负载电容1中的电荷通过放电电流源2泄放至地，输出一个恒定斜率的电压下降沿，当该电压小于缓冲器4的阈值电压时，输出时钟产生一个上升沿，该上升沿与输入时钟上升沿的延时由输入延时控制字dcw控制；开关SW3可以导通也可以断开。 [0065] 综上所述，本发明提供的数字时间转换器，应用基于低噪声和低功耗的开关电容数模转换器，用于设置输出变化沿的起始放电电压，并通过高线性度的电流源设置恒定斜率的输出变化沿，实现了高线性的输入控制字到输出延时时间的控制关系。由于使用了开关电容数模转换器，起始放电电压可以高于电源电压，放电电流源工作的电压区间扩展至更高的电压到阈值电压的范围，因此实现了在更大的延时时间范围内的高线性度。所述数字时间转换器具有低噪声和低功耗的特点，同时具有高线性度，非常适合应用于分数频的锁相环。 |
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