【0002】本文为了方便，将本发明能被应用到的所有可编程集成电路 器件称为现场可编程门阵列。
【0003】制造现场可编程门阵列的一个通常目标就是给器件提供宽范 围的运行能力，使现场可编程门阵列能满足许多不同用户的各种需求， 从而为现场可编程门阵列产品创造出巨大的市场。通常，市场越大， 现场可编程门阵列的单位成本就越低。另一方面，给现场可编程门阵 列提供太多的性能，会对单位成本造成上涨的压力，所以需要在众多 性能之间取得平衡，使性能足够多，以使产品可广泛使用，但不提供 单位成本开始对销售额产生负面影响的过多性能。
【0004】近年来，复杂的收发器电路已被加到许多现场可编程门阵列 中。例如，这种现场可编程门阵列电路可被用来支持传送到和/或来自 现场可编程门阵列的高速串行数据通信。有时，这种电路被称作高速 串行接口(HSSI)电路。此电路可包括硬连线或部分硬连线的组件来 完成特定的收发器任务。这些组件或其操作的某些方面是可编程的。 现场可编程门阵列上的收发器电路一般可与现场可编程门阵列的“核 芯”(即基本的可编程逻辑电路)通信。现场可编程门阵列上的HSSI 电路的例子如Lee等人美国专利6,650,140所示。
【0005】由于数据率不断提高，因而人们对提高现场可编程门阵列收 发器能支持的数据率兴趣不减。另一方面，许多现场可编程门阵列用 户对使用较低的数据率仍然感兴趣。这就造成了对能运行在很宽频率 范围(例如相当长时间前开发的相对较低的频率到不停引导前沿的更 高的频率)上的现场可编程门阵列的需求。例如，期望现场可编程门 阵列收发器电路能支持从622Mbps到12Gbps(即，从622Mbps到 12Gbps)的数据率。而且，也期望现场可编程门阵列收发器电路能支 持在此范围内的任一或大致任一数据率。(应该理解，这里提到的所有 数据率和/或频率仅仅是示例，且本发明并不局限于任一具体的数据率、 数据率范围、频率、或频率范围。)

【0006】根据本发明，用于现场可编程门阵列的锁相环(PLL)电路包 括几个单独的锁相环电路，要求该锁相环电路在类似频率或数据率的 较宽的范围内以任何频率(一个或多个)或数据率(一个或多个)支 持数据接收和/或发送。这些锁相环电路中的第一个能运行在上述宽范 围内的任一频率。在该宽范围内的一些频率，所述第一锁相环电路的 抖动性能优于该范围内的其它频率。例如，宽范围内较低频率的抖动 性能优于该范围内的较高频率的抖动性能。提供一个或多个附加锁相 环电路以用于具体应用中第一锁相环电路抖动性能可能不足的情况 中。例如，附加锁相环电路的运行范围可能相对较窄，但可覆盖宽范 围内第一锁相环电路抖动性能可能不足的一个或多个部分。
【0007】不同的锁相环可具有不同的结构。例如，宽范围锁相环可以 是基于环的锁相环，而较窄范围的锁相环可以为基于电感电容谐振回 路的锁相环。
【0008】可以利用可选用的下游分频器电路扩大锁相环，以产生锁相 环能在其中以良好的抖动性能运行的宽范围内的锁相环附加部分。
【0009】为每个独立的锁相环提供独立的参考时钟源。
【0010】在一个具体应用中不需要的锁相环可被关断以节省电力。这 可被可编程地实现，且也可应用到与锁相环相关的电路上，当不需要 该锁相环时也不需要该相关电路。在宽范围锁相环情况下，因为这样 的锁相环会使用较多电力，所以关断锁相环的电力特别有用。之所以 如此是因为宽范围锁相环必须能满足为该锁相环规定的最高数据率。 这对不需要锁相环运行在接近其最大数据率的用户来说是极为不利 的，因为锁相环功率不会随数据率的减小而减小，无论实际使用的数 据率如何，其保持相对不变。
【0011】通过附图和下面的详细描述，本发明进一步的特征、特性和 优点将更加明显。

【0012】图1是一个简化方框图，其示出了本发明的一个说明性实施 例。
【0013】图2是一个简化示意性方框图，其示出了根据本发明的一个 可能对图1进行增强的说明性实施例。
【0014】图3是一个能够用于图1和图2电路的组件中的电路的说明 性实施例的简化方框图。
【0015】图4是图3电路的代表性组件的一个说明性实施例的简化示 意图。
【0016】图5是图3电路的代表性组件的又一说明性实施例的简化示 意图。
【0017】图6是根据本发明可能对图1和图2电路进一步增强的说明 性实施例的简化方框图。
【0018】图7是根据本发明的、图1中所示一部分的说明性实施例的 简化示意框图。
【0019】图8是根据本发明的、图7中所示一代表性部分的说明性实 施例的简化示意框图。
【0020】图9是本发明进一步可能特征的说明性实施例的简化示意框 图。
【0021】图10是本发明的另一可能特征的说明性实施例的简化示意 图。

【0022】如图1所示，说明性现场可编程门阵列10包括几个HSSI电 路“四元组(quad)”M-1、M和M+1，等等。在任一特定现场可编程 门阵列产品中可包括的这种四元组的数量完全是可选的。例如，一个 现场可编程门阵列可包括一个四元组、两个四元组、四个四元组、五 个四元组，或其它任何期望数量的四元组。在接下来的讨论中，将把 大多数注意力放在四元组M上。应理解的是，四元组M只是说明性的， 可包括其它类似的四元组(M-1、M+1、等等)。
【0023】四元组M包括四个通道的收发器电路20-0到20-3和一个单 元的时钟管理电路30。电路30还可被称为CMU电路30。每一收发器 通道20可以处理一个内向(in-bound)数据流和一个外向(out-bound) 数据流。图1中与每个收发器通道20相连的连接线22实际上代表独 立的内向和外向数据引线。而且，每个内向和每个外向数据路径实际 上是差分的信号路径，需要一对引线来传递一对差分或互补的信号。 连接线22通常延伸到现场可编程门阵列10以外的一个或多个器件。
【0024】每个收发器通道20能够通过与该通道相连的连接线24与现 场可编程门阵列的核芯60交换数据。每一连接线24通常代表若干条 并行内向的连接线和若干条并行外向的连接线。例如，每一收发器通 道20执行的功能之一是将接收到的(内向)串行数据信号(来自相连 的内向引线22)转换成多个并行数据信号24，每一信号代表(在任何 给定时间)由那个通道串行地接收到的数据字的位中的一个位。换言 之，在接收器侧，每一通道20可以作为接收到的数据信号的串行至并 行转换器。在发送器侧，每一通道20可以执行相反的并行至串行操作。 因此，与一个通道相连的连接线24可包括几个并行引线，以并行地传 送外向数据字的位，且该通道可以将并行数据转换成串行形式，通过 那个通道的外向串行引线22输出。
【0025】与每一收发器通道20相连的连接线24可包括其它类型的信 号，例如时钟、状态、和控制信号。这些信号可能在通道和现场可编 程门阵列核芯60之间在不同的时间里以两个方向中任一方向流动。
【0026】在任一或所有收发器通道20的接收侧执行的一个重要功能就 是所谓的时钟和数据恢复(CDR)。这包括接收和正确地译码串行数据 信号，而无需与此数据信号完全同步的相伴的时钟信号。有一个参考 时钟信号，其具有与数据信号的比特率相关的频率，但不需要在参考 时钟信号和数据信号的转换间有任何特定的相位关系。CDR电路使用 数据转换来确定精确的比特率和数据信号的相位。有了这些信息，CDR 电路产生重定时数据信号和恢复的时钟信号。重定时数据信号是原来 接收到的串行数据信号的正确译码。它也是该信号的“清理后的”形 式，且与恢复的时钟信号完全同步(即，相位和频率都同步)。因此， 该重定时的信号可以在处理它的收发器通道20的另外的接收器电路中 进一步处理。例如，这种进一步的处理可包括(作为相连通道20中的 一个早期的进一步的步骤)将重定时的数据信号从串行形式转换成并 行形式。这种恢复的时钟信号可被用于重定时数据信号的至少某些进 一步处理中。
【0027】为了执行此功能(例如，如上所述的)，每一通道中的CDR 电路需要一个或多个参考时钟信号。这些参考时钟信号可不同于上一 段中提到的参考时钟信号，但可能来源于或部分来源于该参考时钟信 号。例如，上一段中提到的参考时钟信号可以是现场可编程门阵列10 的锁相环(PLL)电路的一个输入，该锁相环电路的一个或多个输出信 号是一个或多个通道20的CDR电路的一个或多个参考时钟输入。这 种锁相环电路的功能为：1)“清理”所施加的时钟参考信号，2)有效 地改变该参考时钟频率，和3)提供同一基本时钟信号的多个相移版本。
【0028】在接下来的进一步讨论中为避免混淆，上文所述的施加到 CDR电路的一个锁相环的时钟类输出信号可称为锁相环至时钟数据恢 复参考时钟信号、锁相环至时钟数据恢复时钟信号、锁相环至时钟数 据恢复信号等等，以与前两段提到的其它参考时钟信号相区别，或与 前一段提到的作为锁相环输入的参考时钟信号相区别。
【0029】除如上所述的CDR运行所需的以外，在一个或多个通道20 的发送器侧还需要锁相环输出信号，例如以便为经由(一个或多个) 外向引线22由通道发送的串行数据的输出提供时钟。
【0030】如本说明书的背景技术部分提到的，希望现场可编程门阵列 10能够支持具有一个或多个比特率的高速串行通信，所述一个或多个 比特率处于宽范围的可能比特率中的任意处(或基本上任意处)，且该 范围能延伸到很高的比特率。对任何给定比特率，上述锁相环必须能 在与该比特率相关的频率下运行。因此，现场可编程门阵列10的HSSI 电路能在其上运行的比特率范围会受到必需的锁相环电路能在其上满 意地运行的频率范围的影响。
【0031】根据本发明，可通过在CMU电路30中包括多个独立的锁相 环电路40来提高现场可编程门阵列10的锁相环电路的运行频率范围。 在图1所示的说明性实施例中，CMU 30能够为包括该CMU电路的四 元组中的收发器通道20提供锁相环至时钟数据恢复参考时钟信号。例 如，每一锁相环40-0到40-2的一个或多个输出信号42可以通过时钟 分配电路和引线52施加到任何一个或多个通道20-0到20-3。电路50 优选为可编程的，以选择将哪个锁相环输出信号42施加到哪个引线52 并因此施加到哪个收发器通道20。
【0032】考虑必须在622Mbps到12Gbps范围内运行的一个四元组。 制造出能满足这种宽数据范围的基于环的CDR电路是可能的。然而， 很难制造出一个干净的CMU锁相环来支持此数据范围。这是因为 CMU锁相环具有(且必须具有)一个相当严格的抖动规范，以满足许 多可能的使用需求，但在该最高数据率满足该规范不会产生最优的系 统。一种可能的替代性方案是采用电感电容谐振回路振荡器电路，其 会产生执行欠佳且功能不强大的谐振电路。例如，电感电容谐振回路 振荡器电路具有相对较低的抖动并能在很高的频率运行，但具有相对 较窄的运行频率范围。
【0033】本发明以下述方式解决了上述问题。锁相环0 40-0为宽范围 的基于环的锁相环，其优选为能覆盖从622Mbps到12Gbps的全部频 率范围。锁相环0 40-0在较高侧可能具有相对较差的抖动性能。然而， 通过提供另外的锁相环40-1和40-2(两者中任何一个都可替代锁相环 0 40-0)，大大减小了这种可能性。
【0034】锁相环1 40-1是最优抖动集中在从大约8Gbps到大约10 Gbps范围的窄带锁相环(环或电感电容)。锁相环2 40-2也是抖动集 中在从大约9.95Gbps到大约12Gbps范围的窄带锁相环(极类似于电 感电容)。
【0035】与只依靠一个宽范围的环振荡器锁相环相比，上述宽范围、 基于环的锁相环和至少一个窄范围的基于电感电容谐振回路锁相环的 组合具有最优性能。(任何产生宽范围的电感电容谐振回路锁相环的尝 试很可能会导致不可接受的抖动。)提供多个独立的锁相环还允许这些 锁相环中的至少一些针对可能特别重要和/或可能具有特定需求(例如 与最大允许抖动有关)的特定数据范围。这包括以例如图6中所示的 方式为每一锁相环(或锁相环中至少某一个或多数)特别提供期望的、 独立的参考时钟信号，下面将详细描述。
【0036】可能的进一步的改进示于图2。特别地，这些改进允许一个或 多个锁相环(尤其是锁相环1 40-1和锁相环2 40-2)具有可以进行频 率范围扩展的后置压控振荡器分频器。例如，图2所示锁相环1 40-1 之后跟随二分频的分频器110-1，锁相环2 40-2之后跟随二分频的分频 器110-2。多路复用电路112-1(由控制电路114-1控制)允许分频器 110-1要么被使用要么被绕开。类似地，多路复用电路110-2(由控制 电路114-2控制)允许分频器110-2要么被使用要么被绕开。控制电路 114可以是可编程元件(如配置随机存取存储器(CRAM))的比特) 或其它任何期望的控制电路类型。作为通过例如112和114的电路来 分开选择锁相环1和锁相环2的不分频或分频输出的一种替代行方案， 不分频和分频输出都被提供给时钟分配电路50(图1)，所有选择使用 什么信号及这些信号会用在哪里都由电路50确定。(关于其它方面， 图7示出这种替代类型的结构。)外加分频器电路110-1，设计为支持8 Mbps到10Gbps的锁相环1也支持4Gbps到5Gbps。类似地，外加分 频器电路110-2，设计为支持9.95Gbps到12Gbps的锁相环2也支持 4.975Gbps到6Gbps。
【0037】每个二分频因数将分频器后观察到的相噪声改善了大约6分 贝。
【0038】如果需要，可以提供如图2所示的附加的后置分频器。例如， 可以提供这种附加的后置分频器以将频率除以4，除以8，等等。另一 方面，这可能并不是必须的，因为锁相环0 40-0能在低于4Gbps提供 合理的抖动性能，也能覆盖锁相环1和锁相环2及其分频器110不能 覆盖的6Gbps和8Gbps之间的频率空白。因此，锁相环0 40-0提供了 灵活性和宽范围但也许不是最优的抖动，锁相环1和锁相环2在稍微 较窄的运行区域内有最优的抖动。特别对于基于电感电容的锁相环， 期望用窄带来提供最优相噪声。
【0039】可以用在图1和图2中的任一锁相环电路40的VCO电路220 的说明性形式示于图3中。VCO电路220包括一个两级耦合正交振荡 器240a/240b。每一组件240可以被构造成图4所示(该例中，电路220 可被描述成电感电容谐振回路振荡器电路)或图5所示(该例中，电 路220可被描述成环振荡器电路)中的任何一种。图4和图5的区别 在于图4中有电感252而在图5中则省略了该元件。
【0040】为了简要描述图4，代表性的级240包括PMOS晶体管250a 和250b、电感252、电容器254和NMOS晶体管256a1，256a2，256b1 和256b2。输入Q1P施加到晶体管256a1的栅极。输入Q1N施加到晶 体管256b1的栅极。输出Q2N连接到电感电容谐振回路电路252/254 一“端”的节点。输出Q2P连接到电感电容谐振回路电路252/254的 另一“端”的节点。为了控制电路220的频率，可用控制电压(VCTRL) 来控制连接在VCO和电源(晶体管250a和250b的漏极)或VCO和 地(晶体管256a2和256b2的源极)之间的可变电容器254或可变电 流源(未示出)中的任何一个。
【0041】如前所述，尽管没有电感252，示于图5中的替代性方案的结 构和操作大致类似于图4。当然，图4和图5中各元件的尺寸可被设计 成不同的尺寸，以便根据需要，为使用不同VCO组件构造的锁相环提 供不同的频率运行范围。
【0042】应该理解的是，图3-5所示的仅是说明性的，如果需要，图1 和图2中任一或全部锁相环40可使用其它结构。
【0043】简要地概括上文所示和所述的，根据工业上可用的标准，这 种结构能连续覆盖宽数据范围，且在各种关键点上具有最优的抖动性 能。此外，由于该结构被转用来扩大数据范围，因此这种方法允许重 用已经开发的电路。例如，如果期望扩展该数据范围的上限，这能通 过加入另一更高侧锁相环(如锁相环3，其在图1和图2中的参考标记 为40-3)实现，并不用重新设计整个宽调谐范围。
【0044】本发明另一可能的特征图解于图6。此为一参考时钟方案，其 被布置成使每一锁相环40具有一针对特定数据率范围的专用参考时 钟。例如，锁相环0 40-0能从参考时钟0源310-0得到其参考时钟信 号。锁相环1 40-1能从参考时钟1源310-1得到其参考时钟信号。锁 相环2 40-2能从参考时钟2源310-2得到其参考时钟信号。在锁相环0 旨在覆盖从大约622Mbps到大约12Gbps的宽频率范围的情况下，参 考时钟0适于由此锁相环使用。在该例中，如果锁相环1集中在从大 约8Gbps到大约10Gbps的范围，参考时钟1适于集中在此范围的锁 相环。如果锁相环2集中在从大约9.95Gbps到大约12Gbps的范围， 参考时钟2适于由集中在此范围的锁相环使用。
【0045】时钟分配电路50的说明性实施例详细地示于图7。电路50 将CMU 30的输出信号42传递到每一收发器20的相邻处。与每一收 发器20相邻的路由电路410使这些信号中的一个(或多个)被选择以 应用于那个收发器。很明显，这种布局允许CMU 30的任何输出42施 加到任何收发器20。不同的收发器20能以任何不同的组合来接收输出 42的相同或不同的输出。
【0046】图7的路由电路的代表性部分的说明性实施例示于图8。如果 期望将图8中的一条垂直导线连接到图示的代表性水平导线52，在那 些导线之间的开关412(如一晶体管)能通过相连的控制电路414闭合。 控制电路414可以是用于图2的元件114的上述任何类型的电路。
【0047】图9示出了本发明的可能的进一步的特征，其允许关断未使 用的锁相环40的电力。在图9所示的说明性实施例中，来自(一个或 多个)电源510的电力能通过开关520-0(例如晶体管)提供到锁相环 0 40-0。开关520-0能由来自控制元件530-0的信号接通或关断。控制 元件530-0类似于此处所示和描述的任何其它控制元件(例如图2中的 任何控制元件114)。特别地，控制元件530-0可以是可编程元件，例 如配置RAM比特或单元。这样，该电路可对锁相环0 40-0的电源是否 开通或关断进行编程。为锁相环1 40-1和锁相环2 40-2示出了同样的 配置。因此，开关520-1根据控制元件530-1的状态将锁相环1的电源 接通或关断。类似地，开关520-2根据控制元件530-2的状态将锁相环 2的电源接通或关断。该优点，即能够关断该装置一个具体应用中未使 用的锁相环40的电源，已在本说明书的发明内容部分进行了描述。
【0048】图10说明了，如果需要，该电路能被配置成使一个四元组的 锁相环输出信号42不仅能由该四元组的通道20使用，还可由一个或 更多其它四元组的通道20使用。在图10所示的说明性实施例中，时 钟分配电路50使四元组M中的任何锁相环40的输出信号42M被四元 组M或四元组M+1中任一个的任何通道20使用。类似地，电路50 使四元组M+1中的任何锁相环40的输出信号42M+1被四元组M+1 或四元组M中任一个的任何通道20使用。这种类型的电路配置使一 个四元组的锁相环能被另一四元组借用，增加了电路的灵活性。图10 说明的思想并不限于两个四元组，可扩展到任何期望数量的四元组。
【0049】应该理解，上述内容仅是对本发明原理的说明，在不脱离本 发明的范围和精神的情况下，本领域技术人员能进行各种修改。例如， 使用三个锁相环40仅是说明性的，如果需要，可以改为使用不同的复 数个数量。在本发明范围内的修改的另一个例子，本文提到的具体的 频率和频率范围仅是说明性的，如果需要，本发明能应用到其它的频 率和频率范围。这些其它的频率和频率范围比本文提到的更高和/或更 低，和/或本发明能应用到的频率范围比本文提到的更宽和/或更窄。