一种可耐受高电压输入的接口电路
专利汇可以提供一种可耐受高电压输入的接口电路专利检索，专利查询，专利分析的服务。并且一种可耐受高 电压 输入的 接口 电路 ，I/O引脚连接外部，上拉/下拉结构给I/O引脚提供输出时的高/低电平。接收模式时阻抗控制电路关闭上拉/下拉结构，传输模式时使能上拉/下拉结构。上拉/下拉保护结构在接收模式时保护上拉/下拉结构。栅极保护电路在接收模式时为上拉保护结构提供保护电压。传输模式时N阱 偏置电路 为上拉结构及上拉保护结构中PMOS晶体管所处的N阱提供等于内部电源的偏置电压；接收模式时如果I/O引脚的电压高于内部 电源电压 则为上拉结构和上拉保护结构中的PMOS晶体管所处的N阱提供一个接近I/O引脚电压的偏置电压，反之则提供一个等于内部电源的偏置电压。阱偏置驱动电路在传输模式时为N阱偏置电路提供驱动 信号 。，下面是一种可耐受高电压输入的接口电路专利的具体信息内容。
1、一种可耐受高电压输入的接口电路，包括输出驱动电路(1)、输入缓 冲器(2)和阻抗控制电路(3)，输出驱动电路包括PMOS晶体管M20、PMOS 晶体管M21和NMOS晶体管M22、NMOS晶体管M23，阻抗控制电路(3) 包括反相器I5和反相器I6以及与非门K1和与非门K2，模式控制信号TS同 时接至与非门K1和与非门K2的第一输入端，数据输出信号DATA_OUT经反 相器I6后接至与非门K1的第二输入端，数据输出信号DATA_OUT还直接接 至与非门K2的第二输入端，与非门K1的输出端接至PMOS晶体管M20的栅 极端，PMOS晶体管M20的源极端接电压源VCCO，PMOS晶体管M20的漏 极端接至PMOS晶体管M21的源极端，PMOS晶体管M21的漏极端与NMOS 晶体管M22的漏极端相连作为接口电路的I/O端，PMOS晶体管M21的源极 端的栅极端接至参考电位；与非门K2的输出端经反相器I5后接至NMOS晶体 管M23的栅极端，NMOS晶体管M23的源极端接参考电位，NMOS晶体管 M23的漏极端接NMOS晶体管M22的源极端以及输入缓冲器(2)的输入端， NMOS晶体管M22的栅极端接电压源VCCO；当模式控制信号TS＝1时接口 电路为传输模式，接口电路进行数据输出，当模式控制信号TS＝0时接口电路 为接收模式，接口电路输出高阻信号，外部输入信号经输入缓冲器(2)输入接 口电路，其特征在于：接口电路中还包括栅极保护电路(3)，栅极保护电路控 制PMOS晶体管M21的栅极端，防止当接口电路I/O端的电压高于电压源 VCCO的电压时损坏电压源VCCO。
2、根据权利要求1所述的一种可耐受高电压输入的接口电路，其特征在 于：所述的栅极保护电路(3)包括PMOS晶体管M15、中间值电压产生电路 和单脉冲产生电路，PMOS晶体管M15漏极端接PMOS晶体管M21的栅极端， PMOS晶体管M15源极端接NMOS晶体管M22的漏极端；中间值电压产生电 路产生一个高于参考电位而低于电压源VCCO电压的中间值电压并作用于 PMOS晶体管M15的栅极端，使得PMOS晶体管M15的漏极端为PMOS晶 体管M21的栅极端提供一个与接口电路I/O端的输入电压值相同的电压；当接 口电路由传输模式转变为接收模式时，单脉冲产生电路产生一个脉冲信号并作 用于PMOS晶体管M15的栅极端，提高模式转换时的恢复时间。
3、根据权利要求2所述的一种可耐受高电压输入的接口电路，其特征在 于：所述的中间值电压产生电路包括NMOS晶体管M10、NMOS晶体管M11、 NMOS晶体管M14和PMOS晶体管M12、PMOS晶体管M13；NMOS晶体 管M10的栅极端和漏极端同时接至电压源VCCO，源极端接NMOS晶体管 M11的漏极端；NMOS晶体管M11的栅极端和漏极端同时接至NMOS晶体管 M10的源极端，源极端同时接PMOS晶体管M15的栅极端、PMOS晶体管 M12源极端和单脉冲产生电路的输出端；PMOS晶体管M12的栅极端和漏极 端同时接至PMOS晶体管M13的源极端；PMOS晶体管M13的栅极端和漏极 端同时接至NMOS晶体管M14的漏极端；NMOS晶体管M14的源极端接参 考电位，栅极端由模式控制信号TS的反信号TS1控制。
4、根据权利要求2或3所述的一种可耐受高电压输入的接口电路，其特 征在于：所述的单脉冲产生电路包括PMOS晶体管M8、NMOS晶体管M9、 反相器I1、反相器I2、反相器I3、反相器I4以及或非门N1；反相器I1的输入 端接模式控制信号TS，输出端同时接至PMOS晶体管M8的栅极端以及反相 器I2和反相器I3的输入端；反相器I3的输出端接至反相器I4的输入端，反相 器I2和反相器I4的输出端分别接至或非门N1的两个输入端，或非门N1的输 出端控制NMOS晶体管M9的栅极端；PMOS晶体管M8的源极端接电压源 VCCO，漏极端与NMOS晶体管M9的漏极端相连作为单脉冲产生电路的输出 端，NMOS晶体管M9的源极端接参考电位。
5、根据权利要求1或2或3所述的一种可耐受高电压输入的接口电路， 其特征在于：所述的接口电路中还包括N阱偏置电路，当接口电路工作在传输 模式时，所述N阱偏置电路为PMOS晶体管M20和PMOS晶体管M21所处 的N阱提供与电压源VCCO相同的偏置电压，当接口电路工作在接收模式时， 若接口电路I/O端的输入电压高于电压源VCCO的电压，所述N阱偏置电路为 PMOS晶体管M20和PMOS晶体管M21所处的N阱提供与接口电路I/O端的 输入电压相同的偏置电压。
6、根据权利要求5所述的一种可耐受高电压输入的接口电路，其特征在 于：所述的N阱偏置电路包括PMOS晶体管M1、PMOS晶体管M2、PMOS 晶体管M3、PMOS晶体管M4、PMOS晶体管M5，PMOS晶体管M5的源极 端与电压源VCCO相连，PMOS晶体管M5的漏极端与其所处的N阱相连并 接至PMOS晶体管M20和PMOS晶体管M21所处的N阱N_WELL上，PMOS 晶体管M5的栅极端接至模式控制信号TS；PMOS晶体管M1和PMOS晶体 管M2的源极端均接至电压源VCCO，漏极端与所处的N阱均连接至N_WELL， PMOS晶体管M1的栅极端接至接口电路的I/O端，PMOS晶体管M2的栅极 端接至N_WELL；PMOS晶体管M3和PMOS晶体管M4的漏极端均接至接 口电路的I/O端，源极端与所处的N阱均连接至N_WELL，PMOS晶体管M3 的栅极端接电压源VCCO，PMOS晶体管M4的栅极端接至N_WELL。
7、根据权利要求6所述的一种可耐受高电压输入的接口电路，其特征在 于：所述的PMOS晶体管M5的栅极端与模式控制信号TS之间还连接有阱偏 置驱动电路(6)，所述阱偏置驱动电路(6)在传输模式时为N阱偏置电路提 供驱动信号，阱偏置驱动电路(6)包括NMOS晶体管M6和NMOS晶体管 M7；NMOS晶体管M6的栅极端接模式控制信号TS，源极端接参考电位，漏 极端接NMOS晶体管M7的源极端；NMOS晶体管M7的栅极端接电压源 VCCO，漏极端接PMOS晶体管M5的栅极端。
技术领域
背景技术
为了解决上述接口电路中可能存在的耐压问题，提出了各种各样的解决方 案，目前通常采用以下三种方案来实现器件的耐压：
(1)利用工艺改进。例如采用多栅氧化层工艺，将所有可能存在过压问题 的晶体管都用厚氧化层晶体管器件替换，这种方法的缺点是必须在工艺生产线 中加入更多的掩模板，从而增加工艺流程，大大增加了制造成本；
(2)在基本工艺生产线中，使用延展漏端器件。在版图设计时将有可能受 到过压威胁的晶体管的漏极面积加大，利用漏极自身的寄生电阻分减部分电压。 这种方法不需要特殊的工艺，但是与标准器件相比，其单位面积器件的性能变 得很差；
(3)利用标准工艺器件。通过创新的电路结构解决高电压耐受问题，确保 所有晶体管终端的电压差都满足工艺约束。由于这种方法无需特殊工艺，且所 需器件面积变化不大，因此正被大多数设计所采用。现有的NMOS-blocking技 术，如M.-D.Ker在2004年circuits and systems上发表的“A new charge pump circuit dealing with gate-oxide reliability issue in low-voltage processes”中提 到的动态栅偏置电路和电荷泵电路等，虽然可以实现高耐压设计，但是为了达 到保护目的需要使用大量的辅助电路，电路控制复杂，并且会占用大量的芯片 面积。
发明内容
本发明的技术解决方案是：一种可耐受高电压输入的接口电路，包括输出 驱动电路、输入缓冲器和阻抗控制电路，输出驱动电路包括PMOS晶体管M20、 M21和NMOS晶体管M22、M23，阻抗控制电路包括反相器I5和I6以及与非 门K1和K2，模式控制信号TS同时接至与非门K1和K2的第一输入端，数据 输出信号DATA_OUT经反相器I6后接至与非门K1的第二输入端，数据输出 信号DATA_OUT还直接接至与非门K2的第二输入端，与非门K1的输出端接 至PMOS晶体管M20的栅极端，PMOS晶体管M20的源极端接电压源VCCO， PMOS晶体管M20的漏极端接至PMOS晶体管M21的源极端，PMOS晶体 管M21的漏极端与NMOS晶体管M22的漏极端相连作为接口电路的I/O端， PMOS晶体管M21的源极端的栅极端接至参考电位；与非门K2的输出端经反 相器I5后接至NMOS晶体管M23的栅极端，NMOS晶体管M23的源极端接 参考电位，NMOS晶体管M23的漏极端接NMOS晶体管M22的源极端以及 输入缓冲器的输入端，NMOS晶体管M22的栅极端接电压源VCCO；当模式 控制信号TS＝1时接口电路为传输模式，接口电路进行数据输出，当模式控制 信号TS＝0时接口电路为接收模式，接口电路输出高阻信号，外部输入信号经 输入缓冲器输入接口电路，接口电路中还包括栅极保护电路，栅极保护电路控 制PMOS晶体管M21的栅极端，防止当接口电路I/O端的电压高于电压源 VCCO的电压时损坏电压源VCCO。
所述的栅极保护电路包括PMOS晶体管M15、中间值电压产生电路和单 脉冲产生电路，PMOS晶体管M15漏极端接PMOS晶体管M21的栅极端， PMOS晶体管M15源极端接NMOS晶体管M22的漏极端；中间值电压产生电 路产生一个高于参考电位而低于电压源VCCO电压的中间值电压并作用于 PMOS晶体管M15的栅极端，使得PMOS晶体管M15的漏极端为PMOS晶 体管M21的栅极端提供一个与接口电路I/O端的输入电压值相同的电压；当接 口电路由传输模式转变为接收模式时，单脉冲产生电路产生一个脉冲信号并作 用于PMOS晶体管M15的栅极端，提高模式转换时的恢复时间。
所述的中间值电压产生电路包括NMOS晶体管M10、M11、M14和PMOS 晶体管M12、M13；NMOS晶体管M10的栅极端和漏极端同时接至电压源 VCCO，源极端接NMOS晶体管M11的漏极端；NMOS晶体管M11的栅极端 和漏极端同时接至NMOS晶体管M10的源极端，源极端同时接PMOS晶体管 M15的栅极端、PMOS晶体管M12源极端和单脉冲产生电路的输出端；PMOS 晶体管M12的栅极端和漏极端同时接至PMOS晶体管M13的源极端；PMOS 晶体管M13的栅极端和漏极端同时接至NMOS晶体管M14的漏极端；NMOS 晶体管M14的源极端接参考电位，栅极端由模式控制信号TS的反信号TS1 控制。
所述的单脉冲产生电路包括PMOS晶体管M8、NMOS晶体管M9、反相 器I1～I4以及或非门N1；反相器I1的输入端接模式控制信号TS，输出端同时 接至PMOS晶体管M8的栅极端以及反相器I2和I3的输入端；反相器I3的输 出端接至反相器I4的输入端，反相器I2和反相器I4的输出端分别接至或非门 N1的两个输入端，或非门N1的输出端控制NMOS晶体管M9的栅极端；PMOS 晶体管M8的源极端接电压源VCCO，漏极端与NMOS晶体管M9的漏极端相 连作为单脉冲产生电路的输出端，NMOS晶体管M9的源极端接参考电位。
所述的接口电路中还包括N阱偏置电路，当接口电路工作在传输模式时， 所述N阱偏置电路为PMOS晶体管M20和M21所处的N阱提供与电压源 VCCO相同的偏置电压，当接口电路工作在接收模式时，若接口电路I/O端的 输入电压高于电压源VCCO的电压，所述N阱偏置电路为PMOS晶体管M20 和M21所处的N阱提供与接口电路I/O端的输入电压相同的偏置电压。
所述的N阱偏置电路包括PMOS晶体管M1～M5，PMOS晶体管M5的源 极端与电压源VCCO相连，PMOS晶体管M5的漏极端与其所处的N阱相连 并接至PMOS晶体管M20和M21所处的N阱N_WELL上，PMOS晶体管 M5的栅极端接至模式控制信号TS；PMOS晶体管M1和M2的源极端均接至 电压源VCCO，漏极端与所处的N阱均连接至N_WELL，PMOS晶体管M1 的栅极端接至接口电路的I/O端，PMOS晶体管M2的栅极端接至N_WELL； PMOS晶体管M3和M4的漏极端均接至接口电路的I/O端，源极端与所处的 N阱均连接至N_WELL，PMOS晶体管M3的栅极端接电压源VCCO，PMOS 晶体管M4的栅极端接至N_WELL。
所述的PMOS晶体管M5的栅极端与模式控制信号TS之间还连接有阱偏 置驱动电路，所述阱偏置驱动电路在传输模式时为N阱偏置电路提供驱动信号， 包括NMOS晶体管M6和M7；NMOS晶体管M6的栅极端接模式控制信号TS， 源极端接参考电位，漏极端接NMOS晶体管M7的源极端；NMOS晶体管M7 的栅极端接电压源VCCO，漏极端接PMOS晶体管M5的栅极端。
本发明与现有技术相比的优点在于：
(1)本发明提供了一个可以工作在传输和接收两种模式下的接口电路，当 接口电路工作在接收模式时，I/O引脚可以接受来自板级系统中其他电路产生的 高于本芯片中接口电源电压VCCO的高电平信号，且不会对接口电路中的任何 晶体管构成可靠性方面的威胁；通过提供上拉和下拉保护结构来解决接口电路 在接收模式时的器件耐压问题，不需要对工艺作改进或采用特殊工艺，大大节 省了制造成本；
(2)本发明通过提供栅极保护电路，保证接口电路在加入上拉保护电路 后，I/O引脚上的高电平输入不会对接口电源电压VCCO注入电流，影响接口 电路的正确工作；
(3)本发明通过在栅极保护电路中采用单脉冲产生电路，加快了接口电路 从数据传输模式到数据接收模式的转变；
(4)本发明通过提供N阱偏置电路，保证了接口电路无论在传输模式还 是接收模式下，输出驱动缓冲器中的PMOS晶体管所处的N阱都处于一个稳 定的最高电位，解决了寄生二极管在I/O引脚上电压高于N阱电位时会引起的 漏电问题，同时也提高了系统抗噪声和抗闩锁的能力。
附图说明
图1为本发明可耐受高电压输入的接口电路的原理框图。
具体实施方式
如果模式控制信号TS将该接口电路置为传输模式，阻抗控制电路4接收 FPGA芯片内部可配置逻辑模块(CLB)产生的数据输出信号DATA_OUT，产 生上拉驱动信号D1和下拉驱动信号D2，输出驱动电路1在D1和D2的控制 下产生对I/O引脚的上拉输出信号或下拉输出信号。同时，TS控制信号处于传 输模式时会使能阱偏置驱动电路6，产生输出状态时的阱偏置控制信号作用于 输出驱动电路1和N阱偏置电路5，使N阱偏置电路5为处于传输模式时的输 出驱动电路1提供一个等于电源电压VCCO的N阱电位N_WELL。
如果模式控制信号TS将该接口电路置为接收模式，阻抗控制电路4不再 接收FPGA芯片内部可配置逻辑模块(CLB)产生的数据输出信号DATA_OUT， 同时其产生的上拉驱动信号D1和下拉驱动信号D2使输出驱动电路1处于高 阻状态。I/O引脚接收外部输入数据，通过输出驱动电路1产生输入信号IN1， 经输入缓冲器2后产生送入内部逻辑电路的信号DATA_IN。如果输入的是高压 信号，经过输出驱动电路1中下拉保护结构(晶体管M22)处理后，产生一个 对下拉结构(晶体管M23)和输入缓冲器2没有过压损伤的逻辑高电平。接收 模式时，模式控制信号TS使能栅极保护电路3，此时栅极保护电路3为输出 驱动电路1中的上拉保护结构(晶体管M21)的栅极G1提供一个保护电压， 阱偏置驱动电路6处于截至状态，不会对上拉保护结构(晶体管M21)的栅极 G1产生影响。同样，在接收模式时，N阱偏置电路5会比较I/O引脚上的输入 信号和内部电压源VCCO，为输出驱动电路1中PMOS管的N阱提供一个最 高电位，如果I/O引脚的电压高于内部电压源VCCO电压则为上拉结构和上拉 保护结构中的PMOS晶体管所处的N阱提供一个接近I/O引脚电压的偏置电 压，反之如果I/O引脚的电压低于内部电压源VCCO电压则仍然为N阱提供一 个等于内部电压源VCCO的偏置电压，避免输出驱动电路1中由PMOS管的 P+漏极和N阱构成的寄生二极管正向导通，产生漏电通路。
当I/O引脚用作输入时，外界提供的输入电压有可能会超过接口电路的电 源电压VCCO。当I/O引脚上的输入电压值高于VCCO时，输出驱动电路1将 I/O引脚上的输入信号电平转换为IN1，IN1经输入缓冲器(2)产生DATA_IN 信号，送入内部逻辑电路。一般情况下，芯片接口协议中要求5V耐压的有 LVTTL、LVCOMS2和PCI5，采用LVTTL或PCI5协议的接口电路的电源电压 VCCO为3.3V，而采用LVCOMS2协议的接口电路的电源电压VCCO为2.5V。 这里以VCCO等于3.3V为例来说明。当接口电路的电源电压为3.3V时，外部 提供给I/O引脚的输入电平有可能高达5V，设计时必须保证输出驱动电路1中 的所有晶体管任意两端压差不超过3.6V。为了实现对输出驱动电路1的这种保 护，栅极保护电路3会产生一个接口电路处在接收模式下的栅极保护电压，以 保证输出驱动电路1中所有晶体管任意两端压差不超过3.6V。
下面对图1中的主要模块作详细的描述。
一、阻抗控制电路4
阻抗控制电路4接收内部逻辑电路产生的数据输出信号DATA_OUT，同时 受模式控制信号TS控制产生上拉或下拉驱动信号D1和D2，输出驱动电路1 根据上拉或下拉驱动信号D1和D2产生输出信号。当接口电路工作在传输模式 时，模式控制信号TS使能阻抗控制电路4产生上拉或下拉驱动信号驱动I/O 引脚。上拉或下拉驱动信号D1和D2、三态控制信号TS共同确定输出驱动电 路1输出给I/O引脚的信号为高电平信号、低电平信号或高阻信号。模式控制 信号TS＝1时接口电路为输出模式，DATA_OUT＝0时D1＝0，D2＝0，输出驱动 电路1输出给I/O引脚的信号为高电平信号；DATA_OUT＝0时D1＝1，D2＝1， 输出驱动电路1输出给I/O引脚的信号为低电平信号；模式控制信号TS＝0时 接口电路为输入模式，此时D1＝1，D2＝0，输出驱动电路1输出给I/O引脚的 信号为高阻信号。
二、输出驱动电路1
在传输模式时，输出驱动电路1中出于耐压设计的那一部分电路(即可以 使I/O引脚承受比接口电路内部电源电压VCCO更高电压的那一部分电路)不 工作；在接收模式时，输出驱动电路1中的输出缓冲器部分电路不工作，出于 耐压设计的部分电路起作用。
输出驱动电路1包括PMOS上拉晶体管M20和NMOS下拉晶体管M23， 当I/O引脚用作输出引脚时，M20和M23为其提供输出信号。当I/O引脚用作 输入引脚时，要为上拉晶体管M20和下拉晶体管M23提供一定的保护，使其 可以承受输入的电压(如5V)，为此提供了NMOS晶体管M22和PMOS晶体 管M21，NMOS晶体管M22的栅极接VCCO(3.3V)，那么NMOS晶体管 M22的源极电压不会超过VCCO-Vth(3.3-0.7＝2.6V)。下拉晶体管M23任何 两端的电压都不会超过3.6V。
对PMOS晶体管M21的控制相对复杂一些。当I/O引脚上施加5V输入信 号时，M21必须截至，以确保电流不会从I/O引脚灌入到VCCO中，这就要求 PMOS晶体管M21的栅极G1处的电压足够高(不低于I/O引脚上的电压值减 去阈值电压，大约为4.3V)。本发明中，通过栅极保护电路3的输出在接收模 式时为PMOS晶体管M21的栅极提供一个等于I/O引脚上输入的5V电压，关 闭PMOS晶体管M21，详细介绍见下面栅极保护电路3。而在接口电路工作在 输出模式时，NMOS晶体管M6将PMOS晶体管M21的栅极下拉为0。NMOS 晶体管M6的源极端接参考电位，为了保护M6管，在M6的漏极与G1点之间 接入NMOS晶体管M7，M7的栅极接VCCO，这样即使接收模式时G1点的 电压达到5V，M6漏极的电压也不会超过3.6V。
三、N阱偏置电路5
在接收模式时，为了使接口电路可以耐受5V的I/O引脚输入电压，连接到 I/O引脚上的PMOS晶体管的N阱电压必须等于或高于I/O引脚上的电压。因 为在PMOS晶体管M20、PMOS晶体管M21的P+型漏极与N阱之间存在一 个寄生的二极管，如果有电流持续流过这个寄生的二极管，会引起额外的功耗， 也会影响晶体管的正常工作。为此本发明中引入了由PMOS晶体管M1～M5组 成的N阱偏置电路5。当I/O引脚上的电压比N阱电压大一个阈值时，PMOS 晶体管M4会导通，将N阱上拉到比I/O引脚上的电压低一个阈值的电压。当 接口电路内部电源电压VCCO比N阱电压大一个阈值时，在PMOS晶体管 M2会导通，将N阱上拉到比VCCO低一个阈值的电压。为了提供进一步的上 拉，当I/O引脚上的电压比VCCO大一个阈值时，PMOS晶体管M3导通，将 N阱电压上拉到I/O引脚上的电压。当I/O引脚上的电压比VCCO低一个阈值 时，PMOS晶体管M1导通，将N阱电压上拉到VCCO。采用晶体管来驱动N 阱电压，相比只依靠寄生二极管来给N阱充电来说，增加了系统抗噪声和抗闩 锁的能力。
在传输模式时，阱偏置驱动电路6将PMOS晶体管M5的栅极电压置为0， PMOS管M5导通，此时N_WELL电压等于接口电源VCCO的电压。
四、栅极保护电路3
栅极保护电路3提供一个保护电压给输出驱动电路1中起上拉保护作用的 PMOS晶体管M21的栅极，当I/O引脚上的输入电压高于接口电路电源电压 VCCO时，确保电流不会从I/O引脚灌入到VCCO中。栅极保护电路3包括 PMOS晶体管M15、中间值电压产生电路和单脉冲产生电路。中间值电压产生 电路包括NMOS晶体管M10、M11、M14和PMOS晶体管M12、M13。单脉 冲产生电路包括PMOS晶体管M8、NMOS晶体管M9、反相器I1～I4以及或 非门N1。
如图所示，传输模式时，TS＝1，TS的反信号TS1＝0，PMOS晶体管M8 导通，将G2点上拉为高电平，PMOS晶体管M 15截至，此时栅极保护电路3 处于截至状态。或非门N1的输出为0，NMOS晶体管M9关闭。TS1＝0时， NMOS晶体管M14关闭，中间值电压产生电路不工作，没有静态功耗。
接收模式时，TS＝0，TS1＝1，PMOS晶体管M8截至，NMOS晶体管M14 导通，NMOS晶体管M10、M11和PMOS晶体管M12、M13组成的堆叠结构 使能，产生一个中间值电压加到G2点。M10、M11、M12、M13的栅极均接 到各自的漏极，当M14导通时，G2点的电压约为VCCO/2，此时如果I/O引脚 上的电压为5V，PMOS管M15导通，而此时TS为低电平，M6截至，G1点 电压等于I/O引脚上的电压，PMOS管的任意两端之间电压差都不会超过3.6V。 M10、M11、M12、M13的沟道长度和沟道宽度(L/W)的比值较大，因此这 几个MOS管的等效电阻值也很大(约300KΩ)，串联在电压源VCCO和参考 电压之间的等效电阻值可高达1MΩ，减少在输入模式时从电压源VCCO到地 的静态功耗。
单脉冲产生电路加快了从数据传输模式到数据接收模式的转变。该电路只 有在TS1由低电平(传输模式)转换为高电平(接收模式)的一瞬间会产生一 个高脉冲信号将NMOS晶体管M9导通，这个高脉冲信号只存在于反相器I2、 I3已经翻转而I4还没有翻转的那一瞬间，此时加到PMOS晶体管M15栅极 G2点上的电压为0，将M15充分导通，PMOS晶体管M21的栅极G1点处的 电压迅速被拉到与I/O引脚上的电压相等。在反相器I4也完成翻转后，加到 M15栅极G2点上的电压为稳定的VCCO/2。
五、阱偏置驱动电路6
在TS＝1，本接口电路处于传输模式时，阱偏置驱动电路6中NMOS晶体 管M6导通，NMOS晶体管M7也处于导通状态，为输出驱动电路1中的PMOS 晶体管M21的栅极G1提供一个低控制信号，使其在传输高电平时也处于导通 状态；N阱偏置电路5中的PMOS晶体管栅极与M21的栅极G1相连，此时 也处于导通状态，为输出驱动电路1中的N阱电位N_WELL提供一个与电压 源VCCO相同的偏置电压。TS＝0，接口电路处于接收模式时，阱偏置驱动电 路6截至。
六、输入缓冲器2
输入缓冲器2可采用具有较好抗噪声能力的施密特触发器结构，具体可参 考机械工业出版社2006年1月出版的“CMOS电路设计·布局与仿真”一书 P270中的施密特触发器设计部分。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
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