本发明涉及一种非挥发性(nonvolatile)存储器，尤指电子式可程序化的只读存储器(electrically programmable read onlymemory，EPROM)以及电子式可抹除与可程序化的只读存储器(electrically erasable and programmable read only memory，EEPROM)元件。本发明尤其涉及存储器单元(memory cell)的架构、形成存储器单元的方法、以及具有浮动栅的非挥发性存储器阵列。本发明具体是可抹除与可程序化的只读存储器元件，元件的制造及操作方法。

用浮动栅作为存放电荷的非挥发性存储器单元以及相关的存储器阵列，都是目前业界所熟知的。基本上，存储器单元透过把电子送进或送出一浮动栅，来达到电子式的抹除或是程序化。这个浮动栅电性上虽然是与周遭的电极绝缘，但是与周遭的电极却有电容耦合的效应。存留在浮动栅中的电荷量，决定了存储器单元的状态。一般而言，所定义的状态可能只有两种状态或是更多种状态(多态存储)。从结构上来区别，目前已知的存储器单元可以是分裂栅(split gate)型、堆栈栅型、或是它们的组合型。
当今的非挥发性存储器中，为了达到所需要的存储状态，操作时采用高电压(一般是9到20伏特)是非常普遍的。因此，对于支持存储器元件的操作而言，晶片中的高电压产生基础结构(high-voltage infrastructure)是非常重要的，而且，这些结构也成为了非挥发性存储器与其产品中非常重要的一部分。高电压产生基础结构包含了分开的阵列高电压晶体管，而这些高电压晶体管在制程上，除了一般的CMOS制程之外，一般还需要额外的5道光罩。所以，高电压产生基础结构会使非挥发性存储器的制程技术变的很复杂。
另外的一个高电压产生基础结构所产生的问题是高电压产生基础结构很难随着技术演进而缩小其面积。因为存储器元件所运用的物理原理，高电压就是会导致元件尺寸难以缩减。而相反的，从过去的数十年以来，逻辑电路的操作电压一直不断的下降，伴随的是，CMOS制程技术中的最小尺寸也不断的缩小。也因此，可以预见的是，逻辑电路的操作电压与存储器元件的操作电压之间的差距会不断的增加。这个问题随着CMOS制程进入0.25微米(micrometer)的时代，变的更明显也更恶化。因此，在新一代存储器产品中，不论是内嵌式还是标准的非挥发性存储器产品，往往可以看到一个固定成本，就是高电压电路占据了一大片的晶片面积。高电压所导致的尺寸缩减限制也一样的限制了高电压晶体管的最小特征尺寸(minimum feature size)。往往可以发现的是，下一代的产品就直接延用了跟上一代一模一样高电压晶体管的设计规范(design rule)。此外，高电压操作也会导致产品的功能性与可靠度的问题。
美国专利号第5,780,341号想引进一个阶梯状的沟道/漏极架构于分裂栅型或是堆栈栅型元件中，尝试去解决以上的问题。其中，电子电荷是透过沟道热电子效应(channel hot electron)或是源极端放射(source-side injection，SSI)机制，来进入浮动栅。浮动栅中的电荷是透过Fowler-Nordheim隧道机制，而离开浮动栅。然而，这些机制都需要高电压来维持运作。阶梯状的沟道/漏极架构确实是可以提高电荷射出的效率。但是，就算如此，为了维持元件的运作，还是需要高达10伏特的电压。这样高的电压，一般认为，需要严格的控制围绕在浮动栅四周绝缘体的品质。所以，这样的结构容易受到制程因素而损毁，也容易产生可靠度上的问题。
美国专利号第6,372,617号希望透过在一个凹陷结构中形成一个浮动栅以及在那个浮动栅的边缘上方形成多晶硅(polysilicon)侧壁子(spacer)，来减小高电压的需求。这样的浮动栅架构，可以大幅的提高控制栅与浮动栅之间的电容耦合。也有别的技术，利用形成半球状晶粒的多晶硅(hemispherical grained polysilicon)于一个凹状的浮动栅上，来增大浮动栅的表面积，来达到类似的目的。操作电压大约可以降到16伏特左右。请见Kitamura T.等所著的”A Low Voltage Operation Flahs Cell with HighCoupling Ratio Using Horned Floating Gate with HSG”，公布于1998年，VLSI技术研讨会的论文(Symposium on VLSITechnology Dig.Technical Papers)，第104至105页。但是，凹状浮动栅上的多晶硅侧壁子(spacer)的形成增加了制程上的复杂度。此外，因为凹陷浮动栅的表面高低变化剧烈，也增加了后续制程(譬如说字符线的形成)的困难度。总之，都是使生产更为麻烦。此外，凹状的浮动栅结构造成了浮动栅的边缘有较大的落差。这样的落差会增加浮动栅与浮动栅之间的干扰，因此，不利于缩减元件与元件之间的间距。
元件对于高电压的需求也限制了元件本身尺寸大小的缩减。譬如说，为了能够操作在高电压下，元件的栅极长度(gate length)或是沟道长度(channel length)就必须长到足以防止漏极到源极的穿透(punch through)现象发生。所以，这样子就造成了元件本身尺寸大小缩减的最小极限，也就是，存储器元件的沟道长度最小就只能是某个值。如同高电压晶体管所遭遇到的问题一样，这种存储器元件所遭遇到的问题随着制程进入0.25微米的时代，而更显的严重。从元件物理尺寸的观点来看，这个问题导致了整个元件高度(也就是元件在位线方向上的长度)有了一个最小的极限值。
另一个发生在存储器尺寸缩减的主要问题是把浮动栅包起来的氧化物的厚度。对于一个纯氧化层而言，已经有人提出最小厚度的理论值是介于5～6nm，才足够抵挡因为Fowler-Nordheim隧道机制所导致的漏电。请见K.Naruke等于1922年IEDMTechnical Digest第424页到第427页所著的”Stress InducedLeakage Current Limiting to Scale Down EEPROM TunnelOxide Thickness”。而且，在介电层经历过高电压的应力后，额外的漏电流也经常的发生。因此，为了维持一样程度的漏电流以及将电荷维持在浮动栅中，来达到产品规格的规范，许多时代的产品都很一致的报告说所使用的最薄氧化层的厚度约8～9nm。请见S.Lai于1998年IEDM Technical Digest第971～973页所著的”Flash Memories：Where We Were and Where We AreGoing”。这样的最小氧化层厚度的需求，限制了元件沟道宽度的缩减化。因为元件至少需要一个最小的读取电流，而读取电流反比于氧化层厚度，而正比于沟道宽度。从元件物理尺寸的观点来看，这个问题导致了整个元件宽度(也就是元件在字符线方向上的长度)有了一个最小的极限值。
以上所探讨的问题，都经常出现于使用堆栈栅式EEPROM架构的非挥发性存储器元件，譬如美国专利第4,957,877号。有许多的方法被提出来，希望克服要达到一个更小的元件尺寸所遭遇的困难。譬如说，美国专利第5,146,426号揭露了形成在一个近似接触洞(contact hole)的沟槽(trench)的一个具有浮动栅以及控制栅的存储器元件，美国专利第5,432,739以及5,563,083号揭露了沿着一个柱状硅区域的侧壁形成一个具有浮动栅以及控制栅的存储器元件。这些元件可以达到比一般当代的堆栈栅式EEPROM技术所制作出的元件而具有较小的元件尺寸。请见D.Kuo等于1994年Symposium on VLSI Technology Dig.Technical Papers中第51～52页所著的”TEFET-A High Density，Low Erase Voltage，Trench Flash EEPROM”；H.Pein等于1993年IEDM TechnicalDigest中第11～14页所著的”Performance of the 3-D SidewallFlash EPROM Cell”。但是，这些元件还是需要高达12伏特以上的电压来执行元件数据抹除的动作，这依然是个尚待着被克服的缺点。譬如说，美国专利第5,146,426号中的元件使用高偏压的埋藏源极(buried source)来执行抹除动作。在沟槽的角落附近的栅介电层变薄，可以产生一个局部的高电场，进而增强在抹除动作时的电荷传输。然而，就算有以上的成果，操作电压还是很高，而且氧化层的品质也需要受到严格的控制。除此之外，对于这些元件而言，渐变式(graded)源极接面(junction)是非常重要的，为了得以承受高电压。这样的高电压以及埋藏源极的操作，明显的造成了埋藏源极的最小间距的限制，也因此，同时阻挡了元件尺寸的进一步缩减。这样的限制同时也使得存储器阵列的分段(segmentation)与区块整合(block integration)的复杂化，所以不幸的增大了存储器阵列的整体面积，减低了元件尺寸缩小而得到的优点。此外，在美国专利第5,146,426号中，每个元件中的沟槽底部必须形成在埋藏源极中，而且其深度必须严格的控制，为了使所有的元件都能成功的执行抹除动作。这样严格的要求，相信造成了生产上非常大的困难。美国专利编号第5,432,739以及5,563,083号使用了柱状元件来达到小元件尺寸的目的。这种元件必须仰赖了浮动栅以及控制栅形成时所产生的剧烈高低起伏(large topography)，因为其技术大量采用了多晶硅侧壁子。除了高电压的缺点外，剧烈高低起伏以及多晶硅侧壁子的形成所需要的制程严格控制都会使制程复杂化，也导致了生产上的困难。

有鉴于此，本发明的主要目的，在于提供一种EPROM与EEPROM存储器元件的改良。本发明提供可抹除与可程序化的只读存储器元件，本发明还提供可抹除与可程序化的只读存储器元件的制造及操作方法。
为了实现本发明的目的，本发明提出了一种可抹除与可程序化的只读存储器(read only memory，ROM)元件。一第一层的半导体于一基体上方，具有第一导电型。一第一区形成于该基体与该第一层之间，具有第二导电型。一沟槽(trench)形成于该第一层的一表面，具有一侧壁以及一底部。一第二区形成于该第一层中，侧向邻接于该沟槽的一上半部，具有该第二导电型。一沟道区(channel region)于该第一层中，介于该第一区以及该第二区之间，大致延着该沟槽的该侧壁所形成。一导电的浮动栅(floatinggate)邻接于该沟道区，且与该沟道区相绝缘。一导电的控制栅(control gate)，其中的一部分置于该浮动栅上，且与该浮动栅相绝缘。一导电的隧道栅(tunneling gate)置于该控制栅的一部分之上，且与该控制栅相绝缘。
本发明所述可抹除与可程序化的只读存储器元件，其中，该沟槽的该侧壁大致与该第一层的表面相垂直，且该沟槽的该底部大致与该第一层的该表面相平行。
本发明所述可抹除与可程序化的只读存储器元件，其中，该沟槽穿过该第二区与该第一层，且该沟槽的该底部形成于该第一区中。
本发明所述可抹除与可程序化的只读存储器元件，其中，该沟槽穿过该第二区、该第一层与该第一区，且该沟槽的该底部形成于该基体中。
本发明所述可抹除与可程序化的只读存储器元件，另包含有一第一绝缘层，具有一第一部分，设于该第二区与该第一层的一表面之上，以及一第二部分，设于该沟槽的该底部上与侧向贴附于该沟槽的该侧壁。
本发明所述可抹除与可程序化的只读存储器元件，其中，该控制栅与该隧道栅于一重迭区内相互重迭；以及至少该浮动栅的一部分是设于该重迭区之下。
本发明所述可抹除与可程序化的只读存储器元件，其中，该控制栅具有：一第一部分，大致绝缘的设于至少该第二区的一部分以及该第一层的一表面上；以及一第二部分，大致绝缘的设于该浮动栅的一表面上。
本发明所述可抹除与可程序化的只读存储器元件，另包含有一绝缘层介于该隧道栅以及该控制栅之间，该绝缘层具有一厚度，足以容许量子力学的隧道电子穿越。
本发明所述可抹除与可程序化的只读存储器元件，其中，该绝缘层为一氮氧化硅层，其中，氧的比例介于70％到90％之间。
本发明所述可抹除与可程序化的只读存储器元件，其中，该控制栅为一金属，其功函数(work function)的费米能级(Fermi-level)大致位于该绝缘层的能带间隔(energy band gap)的中央。
本发明所述可抹除与可程序化的只读存储器元件，其中，该控制栅的一部分具有容许冲击电荷(ballistic charge)穿透过去的一厚度。
本发明所述可抹除与可程序化的只读存储器元件，其中，该隧道栅为一P型重掺杂的半导体物质。
本发明所述可抹除与可程序化的只读存储器元件，其中，该控制栅为一P型重掺杂的半导体物质。
为实现本发明的目的，本发明还提出一可抹除与可程序化的只读存储器(read only memory，ROM)元件阵列。这个阵列具有一基体(bulk material)、一第一层的半导体、分开的多个隔绝区、以及分开的多个漏极线。该第一层于该基体上方，具有第一导电型。该隔绝区形成于该第一层中，大致相互平行，延伸于一第一方向，每两个相邻的隔绝区间具有一主动区。该漏极线延伸于该第一方向，每一漏极线形成于至少该主动区的一部分，且邻接于该第一层的该表面。每一主动区具有多个存储元件。每个存储元件包含有一第一区、一沟槽(trench)、一第二区、一沟道区(channelregion)、一导电的浮动栅(floating gate)、一导电的控制栅(control gate)以及一导电的隧道栅(tunneling gate)。该第一区形成于该基体与该第一层之间，具有第二导电型。该沟槽形成于该第一层的一表面，具有一侧壁以及一底部。该第二区形成于该第一层中，侧向邻接于该沟槽的一上半部，具有该第二导电型。该沟道区于该第一层中，介于该第一区以及该第二区之间，大致延着该沟槽的该侧壁形成。该浮动栅邻接于该沟道区，且与该沟道区相绝缘。该控制栅的一部分置于该浮动栅上，且与该浮动栅相绝缘。该隧道栅设于该控制栅的一部分之上，且与该控制栅相绝缘。
本发明所述可抹除与可程序化的只读存储器元件阵列，另包含有：多个沟槽，排成具有多个行(row)与列(column)的一矩阵，该列延伸于该第一方向，该行延伸于一第二方向，该第二方向大致与该第一方向垂直。
本发明所述可抹除与可程序化的只读存储器元件阵列，另包含有：
分开且平行的多个控制栅线，每条控制栅线延伸于大致与该第一方向垂直的一第二方向，跨过该主动区以及该隔绝区，且电性连接至该存储元件的多个控制栅。
本发明所述可抹除与可程序化的只读存储器元件阵列，另包含有：分开且平行的多个隧道栅线，每条隧道栅线延伸于该第一方向，且电性连接至该存储元件的多个隧道栅。
本发明所述可抹除与可程序化的只读存储器元件阵列，其中，对于每一个存储元件，该控制栅与该隧道栅于一重迭区内相互重迭；以及至少该浮动栅的一部分是设于该重迭区之下。
本发明所述可抹除与可程序化的只读存储器元件阵列，其中，该第二区是电连接至至少该漏极线之一的一部分。
本发明所述可抹除与可程序化的只读存储器元件阵列，另包含有：分开且平行的多个源极线，每一源极线电性的连接至该存储元件的多个第一区。
本发明所述可抹除与可程序化的只读存储器元件阵列，其中，对于每一个存储元件，该沟槽穿过该第二区与该第一层，且该沟槽的该底部形成于该第一区中。
为实现本发明的目的，本发明还提出一种形成一可抹除与可程序化的只读存储器(read only memory，ROM)元件的方法。包含有以下步骤。形成一第一层的半导体，于一基体上方，具有一第一导电型。形成一第一区，于该基体与该第一层之间，具有一第二导电型。形成一沟槽(trench)，于该第一层的一表面，具有一侧壁以及一底部。形成一第二区，于该第一层中，侧向邻接于该沟槽的一上半部，具有该第二导电型。形成一沟道区(channelregion)，于该第一层中，介于该第一区以及该第二区之间，大致延着该沟槽的该侧壁。形成一导电的浮动栅(floating gate)，邻接于该沟道区，且与该沟道区相绝缘。形成一导电的控制栅(controlgate)，其一部分置于该浮动栅上，且与该浮动栅相绝缘。形成一导电的隧道栅(tunneling gate)，于该控制栅的一部分之上，且与该控制栅相绝缘。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该沟槽的该侧壁大致与该第一层的表面相垂直，且该沟槽的该底部大致与该第一层的该表面相平行。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该沟槽穿过该第二区与该第一层，且该沟槽的该底部形成于该第一区中。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该控制栅与该隧道栅于一重迭区内相互重迭；以及至少该浮动栅的一部分是设于该重迭区之下。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该控制栅具有：一第一部分，大致绝缘的设于至少该第二区的一部分以及该第一层的一表面上；以及一第二部分，大致绝缘的设于该浮动栅的一表面上。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，另包含有形成一绝缘层介于该隧道栅以及该控制栅之间，该绝缘层具有一厚度，足以容许量子力学的隧道电子穿越。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该绝缘层为一氮氧化硅层，其中，氧的比例介于70％到90％之间。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该控制栅为一金属，其功函数(work function)的费米能级(Fermi-level)大致位于该绝缘层的能带间隔(energy bandgap)的中央。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该控制栅的一部分具有容许冲击电荷穿透过去的一厚度。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该隧道栅为一P型重掺杂的半导体物质。
本发明所述形成一可抹除与可程序化的只读存储器元件的方法，其中，该控制栅为一P型重掺杂的半导体物质。
为实现本发明目的，本发明还提出一种形成一可抹除与可程序化的只读存储器(read only memory，ROM)元件阵列的方法。该方法包含有下列步骤。于一第一层的半导体中，形成分开的多个隔绝区，该第一层于一基体上方，具有一第一导电型，该隔绝区大致相互平行，延伸于一第一方向，每两个相邻的隔绝区间具有一主动区。形成分开的多个漏极线，延伸于该第一方向，每一漏极线形成于至少该主动区的一部分，且邻接于该第一层的该表面。于该第一层的表面，形成多个沟槽(trench)，排列于一个阵列中，该阵列的列(column)延伸于该第一方向，该阵列的行(row)延伸于与该第一方向大致垂直的一第二方向，每个沟槽具有一侧壁以及一底部。于该基体与该第一层之间形成多个第一区，具有一第二导电型。形成多个第二区于该第一层中，每一第二区侧向邻接于该沟槽其中之一的一上半部，具有该第二导电型。形成多个沟道区(channel region)于该第一层中，每一沟道区介于该第一区之一以及该第二区之一之间，大致延着该沟槽之一的该侧壁形成。形成多个导电的浮动栅(floating gate)，每一浮动栅绝缘的邻接于该沟道区其中之一。形成多个导电的控制栅(control gate)，每一控制栅的一部分绝缘的置于该浮动栅其中之一上。形成多个导电的隧道栅(tunneling gate)，每一隧道栅绝缘的设于该控制栅的一部分之上。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，另包含有：形成分开且平行的多个控制栅线，每条控制栅线延伸于大致与该第一方向垂直的一第二方向，跨过该主动区以及该隔绝区，且电性连接至部分的该控制栅。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，另包含有：形成分开且平行的多个隧道栅线，每条隧道栅线延伸于该第一方向，且电性连接至部分的该隧道栅。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，其中，每一该控制栅与一对应的一隧道栅于一重迭区内相互重迭；以及每一浮动栅的一部分是设于该重迭区其中之一下。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，其中，每一该第二区是电连接至至少该漏极线之一的一部分。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，另包含有：形成分开且平行的多个源极线，每一源极线电性的连接至部分的该第一区。
本发明所述形成一可抹除与可程序化的只读存储器元件阵列的方法，其中，每一沟槽穿过该第二区其中之一与该第一层，且每一沟槽的该底部形成于该第一区其中之一中。
为实现本发明的目的，本发明还提出一可抹除与可程序化的只读存储器(read only memory，ROM)元件的操作方法。该元件具有一导电的浮动栅(floating gate)，形成于一半导体基底(semiconductor substrate)的一沟槽(trench)中，一导电的控制栅(control gate)，具有一部分绝缘的置于该浮动栅上，一导电的隧道栅(tunneling gate)，隔着一绝缘层，绝缘的置于该控制栅的一部分之上，以形成多层(multi-layers)结构，因而容许电子以及空穴以一大约相近的速率，隧道通过(tunneling through)该绝缘层，分开的源极与漏极区，该源极区邻接但绝缘于该浮动栅的一下部分，该漏极区邻接但绝缘于该浮动栅的一上部分，以及一沟道区，形成于该源极与漏极区之间，延伸于该沟槽的一侧壁。对于该漏极区给予一正电压，以耦合一正电压至该浮动栅。给予该隧道栅一电压，该电压相对于该控制栅的一电压为负值，且强度足以使该隧道栅放射电子以及从该控制栅放射空穴，并使该电子与空穴于大约相近速率但是相反方向的方式，穿越该绝缘层，并使该电子具有足够能量，穿越该控制栅，而透过冲击载流子传送机制(ballistic carrier transport mechanism)，进而到达该浮动栅。
本发明所述可抹除与可程序化的只读存储器元件的操作方法，另包含有：对于该漏极区与该井区给予一负电压，以耦合部分该负电压至该浮动栅；以及给予该隧道栅一电压，该电压相对于该控制栅的一电压为正值，且强度足以使该隧道栅放射空穴以及从该控制栅放射电子，并使该电子与空穴于大约相近速率但是相反方向的方式，穿越该绝缘层，并使该空穴具有足够能量，穿越该控制栅，而透过冲击载流子传送机制(ballistic carrier transport mechanism)，进而到达该浮动栅。
为实现本发明的目的，本发明还提出一可抹除与可程序化的只读存储器(read only memory，ROM)元件的操作方法。该元件具有至少两个状态，该元件具有一导电的浮动栅(floating gate)，形成于一半导体基底(semiconductor substrate)的一沟槽(trench)中，一导电的控制栅(control gate)，具有一部分绝缘的置于该浮动栅上，一导电的隧道栅(tunneling gate)，透过一绝缘层，绝缘的置于该控制栅的一部分之上，以形成多层(multi-layers)结构，因而容许电子以及空穴以一大约相近的速率，隧道通过(tunneling through)该绝缘层，分开的源极与漏极区，邻接但绝缘于该浮动栅，以及一沟道区，定义于该源极与漏极区之间，绝缘于该浮动栅。建立该元件的该状态其中之一，利用从该隧道栅放射电子以及从该控制栅放射空穴，以使该电子与空穴于大约相近速率但是相反方向的方式，穿越该绝缘层，并使该电子具有足够能量，穿越该控制栅，而透过冲击载流子传送机制(ballisticcarrier transport mechanism)，进而到达该浮动栅。建立该元件的该状态其中的另一，利用从该隧道栅放射空穴以及从该控制栅放射电子，以使该电子与空穴于大约相近速率但是相反方向的方式，穿越该绝缘层，并使该空穴具有足够能量，穿越该控制栅，而透过冲击载流子传送机制(ballistic carrier transportmechanism)，进而到达该浮动栅。
附图说明
图1A至图1F分别为依据本发明的第一实施例所制造出的不同的单一非挥发存储器元件；图2A为依据本发明的冲击电子的一能带图；图2B为依据本发明的冲击空穴的一能带图；图2C为一能带图，用以显示逆隧道现象对于冲击空穴放射所造成的负面影响；
图3中显示了半导体中于价电带以及导电带中的电子载流子以及空穴载流子，相对于一种绝缘体，所看到的能阶障壁高度；图4A为，冲击电子刚刚开始发生，而浮动栅处于初始状态时的部分导电带；图4B为，浮动栅已经被冲击电子充电完毕，而产生自我限制程序化机制时的能带图；图4C为，冲击空穴刚刚开始发生，而浮动栅处于初始状态时的部分价电带；图4D为，浮动栅已经被冲击空穴充电完毕，而产生自我限制抹除机制时的能带图；图5A显示了一个基体的上视图；图5B为图5A中沿着CC’线的剖面图；图6A-6J是依序形成本发明的存储器元件，在不同阶段中的结构上视图；图7A-7J分别是图6A-6J沿着AA’线的剖面图；图8A-8J分别是图6A-6J沿着BB’线的剖面图；图9A-9J分别是图6A-6J沿着CC’线的剖面图。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：存储器元件请参阅图1A至图1F，其为依据本发明的实施例所制造出的单一非挥发存储器元件。图1A中的存储器元件包含有一个基体(bulkmaterial)50。基体50可以是半导体物质(譬如说硅)或是绝缘体(譬如氧化硅、硫化硅或是其它业界已知的介电质)。在一个较佳实施例中，基体50可以是一个第一导电型(以下称为P型)的硅，其掺杂浓度大约介于1E15到5E17原子/cm-3。在基体50的上方有一个第一导电型的半导体层40，其掺杂浓度较基体50高，大约介于5E15到5E18原子/cm-3。半导体层40的厚度可以大约是0.2到0.4微米之间。基体50与半导体层40以下统称为存储器元件的基底(substrate)51。第二导电型(以下称为N型)的一第一重掺杂(heavily-doped)区24埋在基体50与半导体层40之间。第一重掺杂区24的大部分可以座落于基体50或是半导体层40中。第一重掺杂区24的掺杂浓度可以介于1E18到5E21原子/cm-3，其厚度可以介于约0.2到2微米之间。第一重掺杂区24作为存储器元件的源极区(source region)，而半导体层40则作为每个存储器元件所在的存储器井区。在存储器井区中，也就是半导体层40中，第二导电型的一第二重掺杂(heavily-doped)区22形成于邻近于半导体层40表面的位置，其掺杂浓度可以约介于1E19到5E21原子/cm-3，其厚度可以介于约0.05到0.15微米之间。第二重掺杂区22作为存储器元件的漏极区(drain region)。一个具有沟槽侧壁31的沟槽洞穿过漏极区22以及存储器井区40，然后沟槽洞的沟槽底部33座落于源极区24中。源极区24以及漏极区22一起定义了一个沟道区(channel region)21，延着沟槽侧壁31形成，位于源极区24以及漏极区22之间。在存储器井区40、漏极区22、沟道区21、源极区24、以及沟槽底部33上，形成有一第一绝缘层44。第一绝缘层44可以是二氧化硅(silicon dioxide、以下称氧化硅)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)或是高介电常数的物质(譬如氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化锆(zirconium oxide)等)。第一绝缘层44有一第一部分43置于存储器井区40以及漏极区22的上方，以及一第二部分45邻接的置于沟槽侧壁31以及置于沟槽底部33上。第一绝缘层44的第一部分43的厚度可以介于约80到2000埃()之间，其第二部分43的厚度可以介于约50到500埃()之间。浮动栅20放在沟槽洞中，透过第一绝缘层44，跟存储器井区40、漏极区22、沟道区21、以及源极区24相绝缘。浮动栅20大致是长方形，其宽度可以介于约0.03到0.8微米之间，其厚度可以介于约0.2到4微米之间。在浮动栅20上有一第二绝缘层29，其厚度可以介于约50到400埃()之间，其材质可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆或是以上的组合，譬如说一个氧化硅/氮化硅/氧化硅的复合层。在第一绝缘层44以及第二绝缘层29之上有一个控制栅15，其可以是重掺杂多晶硅(polycrystalline silicon)、低阻的内连线物(譬如金属硅化物(silicide))、或是耐高温金属(refractory metal)。在一实施例中，控制栅15可以具有两部分：第一部分16大致位于第一绝缘层44的第一部分43上，厚度介于约400到4000埃()之间；第二部分17大致位于第二绝缘层29上，厚度约介于约50到1000埃()之间。一些控制栅的形状的可能变化将稍后描述。第三绝缘层36有第一部分35于控制栅15的第一部分16上，以及第二部分34于控制栅15的第二部分17上。第三绝缘层36的第一部分35可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆或是以上的组合，厚度约介于约100到1000埃之间。第三绝缘层36的第二部分34可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆或是以上的组合，厚度约介于约30到200埃之间。于第三绝缘层36的第二部分34上是一个隧道栅10。隧道栅10可以是一个重掺杂多晶硅、低阻的内连线物(譬如金属硅化物)、或是耐高温金属，其厚度介于约1000到4000埃之间。于第三绝缘层36的第一部分35上是第四绝缘层12，可以是氧化硅、氮化硅、或是氮氧化硅，其厚度介于约500到10000埃之间。
图1A-1、1A-2、以及1A-3显示了控制栅15的三种变化的局部放大图。图1A-1以及1A-2的实施例中，其目的是使控制栅15具有比第一部分16薄的一第二部分17，因而增强冲击载流子(ballisticcarrier)，于元件程序或是抹除操作的时候，穿透过去的机率。在图1A-1的实施例中，这个目的是透过在控制栅15的第二部分17上形成一个凹向下的表面17a，也就是说表面17a大致上具有一下凹的结构。在图1A-2的实施例中，第二部分17上方凹向下的表面17a就是形成于控制栅15的一半切(semi-recessed)沟槽13的沟槽表面13a，而沟槽13的沟槽侧壁13b大致跟基底表面垂直。第二部分17薄的程度可以由控制栅15的材质以及元件操作所希望的表现，来决定。大致上，第二部分17的厚度可以第一部分16的厚度的10％～90％之间。图1A-3显示了一个具有比较简单结构的控制栅的实施例。在图1A-3中，控制栅15的第二部分17的厚度大致与第一部分16一样。图1A-3的主要的好处是形成控制栅15的制程可以比较简化。
图1B中的存储器元件100b的结构大致上与图1A中的存储器元件100a类似，而主要的差异在于浮动栅20的形状。存储器元件100a的浮动栅20大致上是一个长方形；然而存储器元件100b的浮动栅20大致上是一个V型或是截短的V型。这样V型的浮动栅具有两个部分：上部20a的宽度可以介于约0.2到2微米之间；下部20b的宽度可以介于约数十埃到到0.1微米之间。这样浮动栅的V型结构有效的降低了浮动栅20与源极区24之间的耦合电容，因此，可以增加控制栅15与浮动栅20之间的电容耦合效应。
图1C中的存储器元件100c的结构大致上与图1A与图1B中的存储器元件100a与100b类似，而主要的差异在于浮动栅20的深度。存储器元件100a与100b的浮动栅20所在的沟槽，其底部33是位于源极区24中；然而，存储器元件100c的浮动栅20穿透过源极区24，因而沟槽底部33是位于基体50中。
图1D中的存储器元件100d的结构大致上与图1A中的存储器元件100a类似，而主要的差异在于浮动栅20的形状。存储器元件100a的浮动栅20大致上是一个长方形，其表面大致与基底的表面切齐；然而存储器元件100d的浮动栅20大致上是一个T型，其具有一个上部绝缘的放置于基底表面的一部分上。换言之，突出部20c使得浮动栅20的表面高于基底表面。这样T型的浮动栅大致可以分为三部分：突出部20c的宽度可以介于约0.15到2微米之间；中间部20e邻接于沟槽侧壁31，其宽度可以介于约0.1到1.5微米之间；以及底部20d的宽度可以介于约0.05到1.5微米之间。这样的T型浮动栅20的好处是浮动栅与控制栅之间能有较强的电容耦合。此外，控制栅15的第二部分17会有在浮动栅20的突出部20c上方会形成一个凸起结构。在制程的过程中，控制栅15的第二部分17将会自然的形成一个比较薄的厚度，因此，能够与底下的浮动栅20的突出部20c自动对准。而较薄的第二部分17对于冲击载流子(ballistic carrier)的传输，能够提供较佳的结果。
图1E显示了依据本发明实施的一单一非挥发性存储器元件的剖面图，其中的存储器元件100e的结构大致上与图1A中的存储器元件100a类似，而主要的差异在于其与邻近的存储器元件的衔接部分。透过习知的浅沟隔离制程(shallow trench isolation，STI)或是局部氧化制程(1ocal isolation，LOCOS)所形成的隔绝区5，存储器元件100e定义了主动区4。隔绝区5以STI制程制作会比较好，因为STI的设计规范(design rule)可以允许比较小的线宽线距。一般而言，STI大致上是一个长方形的形状，厚度大约是0.2微米，宽度大约是0.1微米，而且，大致都是以绝缘物所构成，譬如说氧化硅或是其它已知的介电质。图1E的主要目的是可以降低控制栅15的第一部份16与存储器井区40之间所产生的寄生电容。降低这样的寄生电容的好处是可以降低从控制栅15所看到的电容值，也就是降低了控制栅15所看到的负载，因而降低存储器元件在读取操作时所需要的接取时间(access time)。隔绝区5分割了邻近的存储器元件，而且，它所提供的好处，可以从图1F中的剖面图中更明显的看出。在图1F中，显示了一个图1E中的存储器元件2，还有两边邻接的两个存储器元件1与3。存储器元件是坐落于主动区4中，而主动区4跟隔绝区5交错的设置，而形成了一个存储器阵列100f的一段(segment)。在此强调，在此仅仅显示了存储器阵列100f中的一小段，而存储器阵列100f可以扩展到任何大小存储器阵列。每一个存储器元件的控制栅15相连接，而构成了一条控制栅线18。控制栅线18的长度可以长到跨过存储器元件的整个阵列。譬如说，假设一个阵列具有交错的多列隔绝区以及主动区，而每一个主动区中形成有多个存储器元件，存储器元件中的零件，像是控制栅，就可以连在一起，然后就可以跨过一整行或是一整列的存储器元件。所以，控制栅线18的电容负载效应实际上就是位于同一条控制栅在线的每一个存储器元件的控制栅15的等效电容值总和。假使其它的状态或是变量维持不变的条件下，如果降低了每一个存储器元件的控制栅15的等效电容值50％，那就可以降低控制栅线的负载50％，也因此提高了接取时间50％。
图1A到图1E中所显示的存储器元件，大致上都有以下的特性。它们每一个有一个控制栅以及一个隧道栅，控制栅与隧道栅在一个重迭区上重迭，而且，至少有部分的浮动栅是位于重迭区下方。
当然的，本发明中的存储器元件的尺寸，是取决于制程技术中的设计规范(design rule)。因此，以上所描述的存储器元件或是各样区域的尺寸，都仅仅是举例说明。需要特别强调的是，存储器单元的尺寸，必须足以使隧道栅10所发射出来的电荷，通过隧道机制，譬如说一般发生在3.3伏特或是以下的直接隧道(directtunneling)，或是发生在较高电压的Fowler-Nordheim隧道机制，来穿过第三绝缘层34的第二部分。而且，控制栅15的第二部分17的尺寸，应该是要容许从第三绝缘层36的第二部分34过来的一部分电荷，能够通过冲击载流子传送机制(ballistic carriertransport mechanism)，到达并被浮动栅20所接收。而接收的数量，可以是隧道栅10所发射出的电荷中的1％到数十％。这样元件操作的机制以及传送的物理原理稍后会详加解释。
冲击载流子传送机制(ballistic carrier transportmechanism)冲击载流子传送机制代表的是电荷载流子在导体中行进时，没有遭遇到散射事件(scattering event)的物理现象。在半导体或是其它种导体中，这样的散射通常以载流子对载流子散射(carrier-to-carrier scattering)、载流子对声子散射(carrier-to-phonon scattering)、以及载流子对杂质散射(carrier-to-impurity scattering)的形式出现。而这些现象所代表的结果就是载流子动量的改变(同时代表了移动方向的改变)以及能量的损失。对于透过冲击传送(ballistic transport)移动中的电荷载流子来说，电荷载流子所处的物质是相对隐形的，因此，电荷载流子在它们的传送过程中，能够维持其移动方向以及能量。
冲击电荷(电子或是空穴)穿越过导体以及绝缘体，然后到达浮动栅20的物理现象，将会以图2A以及图2B来详加解释。图2A中的冲击电荷是电子；图2B中的冲击电荷是空穴。在图2A以及图2B中的能带图(band diagram)中，隧道栅区52与冲击传送栅区62都是一个半导体(可以是高掺杂的P型区)。选择P型或是N型多晶硅，理论上应有的考虑将于稍后解释。
请参阅图2A，其中的能带图显示了应用于本发明的存储器元件中的冲击电子。当冲击电子要射入浮动栅极区72的时候，隧道栅极区52相对于冲击传送栅区62是负偏压。在隧道栅极区52的价电带(valence band)上的电子76，将会透过量子力学隧道机制(可能是Fowler-Nordheim或是直接隧道)，被放射出去，并且穿过隧道绝缘体56。一部分的电子76，归类为散射电子(scatteredelectrons)76b，在它们经过冲击传送栅区62的过程中，遭遇到散射事件，因此，损失了一些能量，然后就像一般的热杂乱电子(thermal electrons)一样，被冲击传送栅区62所带走。而剩下的电子，归类为冲击电子(ballistic electrons)76b，在穿越冲击传送栅区62的过程中并没有遭遇散射事件，所以就一直的依寻着原本的方向前进。施加适当的偏压在浮动栅极区72，就可以使具有足够能量的冲击电子76b克服牵制绝缘层(retention insulator)67的导电带的能阶障壁高度(conduction band barrier height)。这样的载流子就可以进入牵制绝缘层67的导电带68，维持其方向，最后被浮动栅72所收集。
图2B的能带图显示了应用于本发明的存储器元件中的冲击空穴。图2B中利用跟图2A中相反极性的浮动栅极52偏压来达到冲击空穴射出的目的。当隧道栅极区52相对于冲击传送栅极62是正偏压，价电带(valence band)空穴80，就是在隧道栅极区52的价电带54上的洞电荷，将会透过量子力学隧道机制(可能是Fowler-Nordheim或是直接隧道)，被放射出去，并且穿过隧道绝缘体56，就像先前所述的一样。一部分的空穴，归类为散射空穴(scattered holes)80b，在它们经过冲击传送栅极62的过程中，遭遇到散射事件，因此，损失了一些能量，然后就像一般的热杂乱空穴(thermal holes)一样，被冲击传送栅极62所带走。而剩下的空穴，归类为冲击空穴(ballistic holes)80a，在穿越冲击传送栅极62的过程中并没有遭遇散射事件，所以就一直的依寻着原本的方向前进，直到冲击传送栅极62与牵制绝缘层67的边界。当冲击空穴80a具有足够能量来来克服牵制绝缘层67的价电带的能阶障壁高度(valence band barrier height)时，这样的载流子就可以进入牵制绝缘层67的价电带69，维持其方向，最后被浮动栅72所收集。
除了显示冲击电荷传送的理论以及其在本发明中的运用之外，图2A以及图2B也显示了运用相同的一个隧道栅极52，利用量子力学隧道原理，来提供两种的冲击电荷的方法。对于非挥发性存储器的应用而言，用一个隧道栅极52来提供两种冲击电荷是非常吸引人的，因为这样可以导致一个比较简化的元件结构，同时也是比较简化的阵列，相对的，制程上也会比较简单。但是，要达到这样的目的，却有一个需要克服的困难，那就是关于在冲击传送栅区62中，跟冲击载流子的电荷相反的热杂乱载流子所产生的逆隧道现象(reverse tunneling phenomenon)。图2C讨论了这个困难，其中显示了冲击空穴放射。在图2C的能带图中，隧道栅52与冲击传送栅区62分别是P型以及N型的半导体，譬如说是多晶硅。这做为一个例子，来解释前述的困难。当冲击空穴放射发生的时候，冲击传送栅区62中的导电带电子，将会依循一样的量子力学隧道机制，被放射出去。但是，这样的导电带电子的传送方向，刚好是跟传送方向为正的价电带空穴载流子80相反，如同图2C所示。隧道栅极52的整个电流事实上是包含了价电带空穴载流子80所贡献的电流(提供了正向的隧道部分)，加上导电带电子载流子83所贡献的电流(提供了逆向的隧道部分)。正向的隧道部分是用于冲击电荷放射。而且，当存储器操作需要用到冲击电荷放射机制时候，这个正向的隧道部分就是一个需要有的载流子流(carrier flow)。但是，逆向的隧道部分则是不需要的，因为它对于冲击电荷放射一点都没有贡献。另一个不希望出现的效应是，逆向隧道部分会限制正向隧道部分的极大值，也同时限制了正向隧道部分是否能够大到要运用冲击电荷放射时候所需要的电流量。对于一冲击空穴放射事件而言，逆向隧道往往占了整个隧道过程的绝大部分，也因此，往往限制了冲击传送空穴电流是否能够到达够用的大小。这个现象发生的原因是，导电带电子83所看到的能阶障壁高度59，实质上低于价电带空穴80所看到的能阶障壁高度60，因而隧道栅极52的电流大体上都是由电子载流子所贡献。尤其，当隧道绝缘层56是以氧化硅构成时，这个现象会更明显，因为，导电带电子83所贡献的电流，大约会是价电带空穴80所提供的电流的1,000倍到1,000,000倍。正因为这个现象，这强大的电子流实质上就限制了隧道栅极52与冲击传送栅区62之间可以使用的跨压。因此，也同时限制是否能够运用一个较低的电压，就能有效的利用冲击传送机制，来运用空穴载流子80a致浮动栅72的可能性。譬如说，因为隧道栅极52与冲击传送栅区62被限制在比希望的电压低，因此，冲击空穴载流子所具有的能量，将不足以克服能阶障壁高度71，所以就被牵制绝缘层67所阻挡，而无法达到浮动栅极区72。当然，无缺陷(trap-free)的氮化硅层或许存在，而提供一个刚好相反的状态。但是，冲击电子放射也还是会被逆向的隧道空穴载流子所限制，因为导电带电子83所看到的导电带能阶障壁高度59高于价电带空穴80所看到的价电带能阶障壁高度60。不论现象的不同，两个状态都会阻止了透过同一个隧道栅极52来提供不同种冲击电荷放射的可能性，如同图2C所示。
这些现象都是由于逆隧道的自然现象，而且大量的逆隧道电流将造成在相反极性偏压时使用单一隧道栅来产生冲击载流子的方法的困扰。这个困扰却可以选用P型半导体做为冲击传送栅62的材料而克服。这样的构想已经显示在图2B中。图中可以发现贡献给逆隧道部分的载流子已经从图2C中导电带的电子83，改变成为图2B中价电带电子82。正因为这样的改变，逆隧道电子载流子82所看到的能阶障壁高度将会增加，增加的量大约就是冲击传送栅62所使用的材料的能带间隙61(band gap)。譬如说，如果冲击传送栅62所使用的材料是重掺杂N型的多晶硅，而隧道绝缘层56的材料是氧化硅，一旦冲击传送栅62换成P型的多晶硅，那电子所看到的能阶障壁高度就可以从3.1电子伏特(eV)增加到4.22eV。根据这个例子中所使用的材料，隧道栅极52中的价电带空穴载流子60所看到的能阶障壁高度60大约是4.5eV。因此，逆隧道载流子所看到的能阶障壁高度跟正向隧道载流子所看到的差不多。也因此，隧道栅极52中的总电流中，大约一半是由正向隧道部分所贡献，而大约另一半就是由逆向隧道部分所贡献。所以，逆向隧道对于冲击电荷传送的负面影响就可以大幅的降低。
依据本发明，使用P型的半导体，譬如说P型的多晶硅，来同时做为隧道栅极52以及冲击传送栅62的这么一个结构，可以造成两种特点。第一，这样的结构可以允许冲击电子以及冲击空穴从同一个电极发射出来。第二，这样的结构减小了逆隧道现象对于冲击电荷放射的负面影响。图3中的数据提供了可以适当的选择能带间隙以及能阶障壁高度来使相同的一个隧道栅处与相反极性偏压时候，都提供差不多比例的冲击电荷电流的方法。图3中显示了半导体(譬如多晶硅或是纯硅)于价电带以及导电带中的电子载流子以及空穴载流子，相对于一种绝缘体，所看到的能阶障壁高度。图中的能阶障壁高度可以表示为一氮氧化硅系统(SiOxN1-x)中氧的比例(就是x)的函数。因为优秀的工厂制程控制以及薄膜品质，在这里选用氮氧化硅系统做为绝缘层的代表。在氮氧化硅系统(SiOxN1-x)中，x表示氧的比例，等同的代表了在一氮氧化硅薄膜中所含的氧百分比。譬如说，x＝1意味着这一层薄膜就纯粹是氧化硅；相同的道理，x＝0意味着这一层薄膜就纯粹是氮化硅了。随着x的改变，能带间隙(energy gap)可以从纯氧化硅的8.7eV变成纯氮化硅的5.1eV。在此，用以选择比较好的介电质，以及比较好的结构的概念，主要是要找出符合两个条件的多个载流子(电子与空穴)。第一，这些载流子大致会看到相同的能阶障壁高度。第二，这些载流子是在相同的能带上(因此，也就是相同导电型的物质，譬如说：N型或是P型)。使用了以上的概念，图3中就只能找到一个状态符合以上的条件。图3中可以发现，价电带中的空穴所看到的能阶障壁高度，在氧比例约略为82％时，大致跟价电带中的电子所看到的能阶障壁高度一样高。因此，在此提出一个比较好的三层架构，就是两层重掺杂的多晶硅层，中间内夹一层氧比例约为82％的氮氧化硅薄膜。这样三层结构使得在冲击电荷放射，适当的偏压施加于两个多晶硅电极的时候，电子跟空穴穿遂过氮氧化硅的流量或是速率，大致是以相同。除此之外，这样的结果还有个好处，就是逆隧道电流大致上会跟用来做产生冲击空穴或是电子的正隧道电流相当的接近。譬如说，逆隧道电流与正隧道电流的比例可以大约介于0.1到5之间。须注意的是，在SiOxN1-x中的电子跟空穴的等效质量(effective mass)上的微小差异所导致的二次效应(second order effect)也许会影响到穿越其中的电流，而无法符合先前的电流相等的条件。在这个状况下，可能SiOxN1-x中的氧比例就需要略为调整，来使其中的电流符合先前的电流相等的条件。
须注意的是，目前所揭露的三层结构以及找出电流大致相同的方法，并非只能运用于多晶硅或是半导体的隧道栅52与冲击传送栅62而已，熟悉此技术的人士都可以将其运用于其它类型的物质上。譬如说，图3中的方法就可以运用于到金属导体，只要把图中相关于导电带与价电带的曲线，换成关于金属费米能级(Fermilevel)的曲线就可以了。此外，在此揭露的方法的基本想法是改变绝缘层的特性(氧的比例)，来符合前述的两个条件。当然的，熟悉此技术的人士也可以适当的加以扩张或是调整此方法，一样的来符合相同的条件。譬如说，可以在不变更绝缘层56的特性的条件下，把穿遂栅52与冲击传送栅62变更为适当的金属材料，也可能可以符合一样的条件，达到一样的效果。譬如说，可以选一个金属，其功函数(work function)中的费米能级(Fermi level)大约位于绝缘层的能带间隙(band gap)的中间，因此，电子或是空穴所看到的能阶障壁高度就大概会是相等。此外，在此揭露的三层结构中，绝缘层是单层结构。熟悉此技术的人士也可以适当的加以扩张或是调整，使这绝缘层成为具有多层的复合层(compositelayer)。也就是说，绝缘层并非局限于单一材料，也可以具有多种材料，同样的达到本发明所希望的效果。
对于熟悉此技术的人士而言，以上所描述的现象与原理大致上都可以被认定为事实，而一些其它没有讨论到现象，并不致于大幅的影响本发明。譬如说，在本发明中，冲击电子76a以及冲击空穴80a也许会在某些地方(也许是牵制绝缘层67)中，遭遇到散射事件。而这样的现象，并不应该影响本发明所应包括的范围。
存储器元件操作以下描述的存储器元件操作将以图1A中的存储器元件作为参考。
1、程序化(program)当一个被选择到的存储器元件要执行程序化时，一第一型态的冲击电荷(譬如说电子)必须被射入浮动栅20。达到的方法如下所述。首先，控制栅15上施加一个小电压(譬如2V)。隧道栅10上施加一个负电压。这个负电压与相对于控制栅15的电压差，必须大到足以使电荷克服第二层绝缘层29的导电带障壁高度。对于图2A到图3所揭露的能带图而言，隧道栅10的电压可以大约介于-2.1V到-2.5V之间。一正电压，大约介于0到0.9V之间，可以透过电容耦合效应，经由漏极区22、存储器井区40，施加到浮动栅20上。由隧道栅10放射出来的电子，将会朝着控制栅15的第二部分17的方向前进。所以控制栅15的第二部分17就构成了图2A中的冲击传送栅区62。当电子到达控制栅15的第二部分17时，它们将具有高额的能量，而其中的大部分，将会透过冲击传送机制(ballistictransport mechanism)，在没有损失能量以及动量的状况下，穿透过控制栅15的第二部分17，到达第二部分17与第二绝缘层29的接口(interface)。如果电子的能量高到足够使他们自己跨过第二绝缘层29的能阶障壁高度，电子就可以进入第二绝缘层29、在其中运行、最后抵达浮动栅20。冲击传送机制可以透过调整控制栅15的第二部分17的厚度，使其容易发生。这样的厚度应该是大约小于或是等于电子在那个区域中的平均自由径(mean-free-path)。对于没有被选到要执行程序化的存储器元件而言，如果它们不在跟被选到的存储器元件共享相同的漏极区以及源极区(或是位于没有被选到的列上)，那他们的漏极区22以及源极区24是接地。没有跟被选到的存储器元件共享相同的控制栅线的存储器元件(或是位于没有被选到的行上)，其控制栅15也是接地。这样，就只有位于被选到的行与列的交错位置上的存储器元件会被程序化。
电子传送到浮动栅20的过程，会一直的持续，直到冲击电子的阻挡效应开始发生。这个阻挡效应是浮动栅20的能带被提升的结果，也就是浮动栅20收集了电子电荷所造成的电位下降的结果。所以，第二绝缘层29上就形成了一个三角形的能阶障壁，而这个三角形能阶障壁会随着浮动栅20收集到的冲击电子电荷的增多，而变高。一旦这个三角形能阶障壁高到一定程度，从隧道栅10针对浮动栅20放射的电子无法跨越其等效能阶障壁高度时，传送的电子就会被完全的阻挡在浮动栅20之外。这种阻挡效应是由电压决定的。也就是说，其中的电流跟Fowler-Nordheim隧道机制中的所观察到的现象是不一样的，基本上是受控于电压。而且，第二绝缘层29一般是80埃或是更厚一点。在这么厚的第二绝缘层29下，比较不受电压影响的电荷隧道(也就是直接隧道)是几乎不会发生的。因此，这样的阻挡效应，提供了可以精密的射入浮动栅的电子的自我限制(self-limiting)方法。只要调整耦合浮动栅四周的区域(譬如说漏极区22)的电压，就可以预测程序化之后浮动栅应有的电压值。这样的机制，非常适用于多态存储(multi-levelmemory)。
2、抹除(erase)基本上，被选到的存储器元件要执行抹除，是透过将运用于程序化时的偏压相反，就可以达成。更明确的说，就是将一第二型态的冲击电荷(譬如说空穴)射入浮动栅20。达到的方法如下所述。首先，控制栅15上施加一个小电压(譬如-2V)。隧道栅10上施加一个正电压。这个正电压与相对于控制栅15的电压差，必须大到足以使电荷克服第二绝缘层29的价电带障壁高度。对于图2A到图3所揭露的能带图而言，隧道栅10的电压可以大约介于2.1V到2.5V之间。一负电压，大约介于0到-0.9V之间，可以透过电容耦合效应，经由漏极区22、存储器井区40，施加到浮动栅20上。在这样的偏压下，由隧道栅10依据量子力学所放射出来的空穴，会穿过第三绝缘层36的第二部分34，然后朝着控制栅15的第二部分17的方向前进。所以控制栅15的第二部分17就构成了图2A中的冲击传送栅区62。当空穴到达控制栅15的第二部分17时，它们将具有高额的能量，而其中的大部分，将会透过冲击传送机制(ballistictransport mechanism)，在没有损失能量以及动量的状况下，穿透过控制栅15的第二部分17，到达第二部分17与第二绝缘层29的接口(interface)。如果空穴的能量高到足够使它们自己跨过第二绝缘层29的能阶障壁高度，空穴就可以进入第二绝缘层29、在其中运行、最后抵达浮动栅20。这样的冲击空穴载流子将会持续的进行，不断的对浮动栅20充电，直到自我限制(self-limiting)机制开始发生。空穴自我限制机制跟程序化时候讨论的电子自我限制机制类似。到达浮动栅20的空穴在隧道栅20所放射出来的空穴中所占的比例，在此定义为冲击空穴传送效率(ballistic holetransport efficiency)，可以透过调整控制栅15的第二部分17的厚度来改善。这样的厚度应该是大约小于或是等于空穴在那个区域中的平均自由径(mean-free-path)。对于没有被选到要执行抹除的存储器元件而言，如果它们不在跟被选到的存储器元件共享相同的漏极区以及源极区(或是位于没有被选到的行或列上)，那它们的漏极区22以及源极区24是接地。没有跟被选到的存储器元件共享相同的控制栅线的存储器元件(或是位于没有被选到的行上)，其控制栅15也是接地。这样，就只有位于被选到的行与列的交错位置上的存储器元件会被抹除。
须注意的是，依据本发明，程序化以及抹除操作时所需用的电压，其绝对值都不大于2.5V。而且，这样的抹除机制以及元件架构特征使得个别元件的抹除变的可能，这对于周期性需要更动的数据储存是非常理想的。当然，这样的特征也可以运用到一次同时抹除一小群的存储器元件，譬如说，一次同时抹除8个存储器元件，用来存放一个“字(digital word)”。当然，也可以运用到一次同时抹除一大群的存储器元件。譬如说，一次同时抹除一页(page)或多页的存储器元件，每一页有2048存储器元件。
3、读取(read)要读取一个被选到的存储器元线，施与其漏极区22大约1V，并施与约2.5V(这取决于内部逻辑元件的操作电压)至控制栅15，这样电压都可称为读取电压。其它区域，譬如说源极区24以及存储器井区40，都是接地。
如果浮动栅20中充的电荷是正的，或是说浮动栅20中的电子被放掉了，那沟道区21，也就是邻接浮动栅20顺着沟槽侧壁31的区域，将会导通。那电子电流将会从源极区24流到漏极区22。这就是逻辑“1”状态。
相反的，如果浮动栅20中充的电荷是负的，那沟道区21可能是微弱的导通，甚至是完全的关闭。尽管控制栅15跟漏极区22都提升到读取电压，但是，很少很少的电子电流或是甚至是完全没有电子电流可以流经过沟道区21。在这个状况之下，这时的电子电流跟“1”状态时的电子电流相较之下是非常的小的，或者可以视为不存在。因此，这样的一个存储器元件，将会被视为已经被程序化为逻辑“0”状态。
对于没有被选到的行，其控制栅是接地；没有被选到的列，其漏极区是接地。不论是选到或是没有选到的存储器元件，其存储器井区40都是接地。
这样的存储器元件，可以形成在一个存储器阵列中，伴随着传统大家熟知的行地址解码器电路(row address decodingcircuitry)、列地址解码器电路(column address decodingcircuitry)、侦测放大电路(sense amplifier circuitry)、输出缓冲电路(output buffer circuitry)以及输入缓冲电路(input buffercircuitry)等。
本发明的存储器元件架构以及元件操作方式具有非常大的好处，因为，元件操作不需要任何的高电压(高于2.5V)，所以就不再需要先前技术中所提到的高电压产生基础结构(high-voltageinfrastructure)，也就没有高电压产生基础结构(high-voltageinfrastructure)所衍生的问题。另一个本发明重要的特征是隧道栅10堆栈在控制栅15的第二部分17上，而浮动栅20放在第二部分17与隧道栅10重迭的区域下方的这么一个架构。这个架构使得从硅基底上的隧道栅10放射出来的电子或是空穴，可以笔直的向下，传送入下方的浮动栅20。
本发明的这种“由上到下”的放射架构，比起先前技术来说，有许多的好处。第一，程序化效率(program efficiency)可以大幅的提高，因为冲击电荷载流子是对准浮动栅20而放射出去的。在先前技术的程序化架构中，在沟道中移动的电子基本上都是延着跟浮动栅平行的方向移动的。因此，先前技术中，也仅仅有非常少部分的电子能够被加热到具有足够的能量，而且被射入浮动栅中。先前技术中的程序化效率(定义为射入的电荷量与总供应的电荷量的比例值)大概是介于1/1,000到1/1,000,000之间。但是，在本发明中，因为这种“由上到下”的放射架构，高能载流子是直直的对准浮动栅放射(或是发射)出去，其程序化效率预估可以接近1/10，也就是说，有很大部分的电荷被射入浮动栅中。第二，从元件操作方式可知，最高电压(2.5V)仅仅出现在硅表面的上方(譬如说控制栅15以及隧道栅10)。换言之，冶金接面(metallurgicaljunction)(源极区24以及漏极区22所形成的接面)所在硅表面，在元件操作时，都不会经历到那最高电压。依据本发明，在读取的时候，源极区24以及漏极区22确实扮演了主要的角色，但也是在低电压环境下操作。在程序化或是抹除操作时，源极区24以及漏极区22的脚色也只要耦合给浮动栅20一个小小的电压(～0到1V)，因此，跟需要产生热载流子(hot carrier)所需要的高电压相比，也会小的多。
因为可以让冶金接面的相关区域维持在一个相对低的电压之下，所以本发明提供了以下先前技术所无法达成的优点。第一，先前技术中谈到的元件高度上的尺寸缩减限制已经消除了，因此，可以用更紧的设计规范(design rule)来创造更小的元件尺寸。存储器元件的大小缩减可以达50％，因为浮动栅20是埋在基底50中，而且漏极区22只会接收低电压。如果运用目前的0.18与0.13微米的制程技术的话，存储器元件面积分别大约0.21与0.11微米平方。当然，元件面积有可能可以更小。第二，关于冶金接面的热载流子效应(hot carrier effect)以及热载流子效应所衍生的绝缘层45品质下降或是损伤的种种问题也都一起消失了。这都刚刚好跟先前技术完全不一样，因为先前技术中的程序化都是运用加高电压在接面上，来达到加热载流子的目的，所以无可避免的会对位于自己跟邻近浮动栅中间的绝缘层产生非常强的电场应力，因而发生绝缘品质下降或是损伤的结果。而在本发明中，因为浮动栅20跟周遭区域(譬如说漏极区22)的跨压都是非常的小，所以绝缘层45上的电场应力也是非常的小，因此几乎不会有什么损伤情形发生。这个特征，对于非挥发性存储器元件的可靠度以及电荷持久(charge retention)度而言，是非常非常重要的。
4、元件干扰(cell disturb)正因为存储器元件100a是放置在一个阵列的环境中，所以可能会因为同一个阵列中的个别的存储器元件的程序化或是抹除操作，或是任何存储器元件的读取，因而累积了足够量的干扰(disturbance)，然后存储器元件100a的逻辑状态就偶然的也不幸的被改变。而本发明所提供的存储器元件可以避免这样的问题。譬如说，为了要使电子或是空穴能具有足够的能量，来跨越紧接在浮动栅20跟漏极区22之间的绝缘层45的能阶障壁高度(电子看到的约3.1eV、空穴看到的是4.6eV)，载流子必须要透过漏极区22附近的接面电场来加速以及加热，以获得足够高的能量，这样干扰才会出现。正因为漏极区22的电压对于其它的区域的电压差，或者说是所有冶金接面的跨压，都一直保持的很低(约2到2.5V)，因此，可以有效的防止电子与空穴来获得高于那些能阶障壁高度的能量。换言之，如果从接面电场所产生的干扰的角度来看，本发明所提供的这样偏压架构，根本可以忽略没有选择到的存储器元件，它们的程序化、抹除或是读取所可能造成的干扰。
此外，本发明所提供的冲击电荷放射架构也可以明显的降低元件干扰效应。有许多的状况都可以来说明这个效应。第一，读取干扰中的最差状况是发生在浮动栅20处于抹除状态(也就是浮动栅20是电中性或是有一点点正电荷)。在这个状况下，少量由控制栅15所诱发的冲击电子，可能穿越过控制栅15的第二部分17，而到达第二部分17跟绝缘层29的接面。但是这些电子将没有办法跨过能阶障壁高度(大约有4eV)，因为他们的能量受限于控制栅15跟隧道栅10之间低跨压(读取时候约2V)，大约就只有2eV。所以，可以预见的，电子将会被阻挡在浮动栅20之外，因此，浮动栅20自己的电荷状态就不会被影响。第二，抹除干扰中的最差状况是发生在浮动栅20处于程序化状态(也就是浮动栅20具有负电荷)。在这个状况下，少量由控制栅15所诱发的冲击空穴，可能穿越过控制栅15的第二部分17，而到达第二部分17跟绝缘层29的接面。但是，如同第一个状况中所描述的，这些空穴将没有办法跨过能阶障壁高度(大约有4eV)，因为它们的能量受限于没有被选到的元件的控制栅15跟隧道栅10之间的低跨压(抹除时候约2V)，大约就只有2eV。所以，可以预见的，空穴将会被阻挡在浮动栅20之外，因此，浮动栅20自己的电荷状态就不会被影响。
此外，本发明的存储器元件也能有效的降低因为电容耦合效应，在绝缘层29上产生的跨压所导致的元件干扰。源于这个效应的元件干扰的最差状况是发生在当存储器元件的浮动栅20是位于程序化状态(也就是浮动栅具有负电荷)。因为，存储器元件100a的浮动栅会与四周所有其它的电极(源极24、漏极22以及存储器井区40等)有电容耦合效应，可以合理的假定控制栅15对浮动栅20的电容耦合率(capacitive coupling)是20％。这样的电容耦合率，外加上读取时候施加上控制栅15上的低电压(2.5V)，所可能在浮动栅20与控制栅15之间的绝缘层29上所产生的跨压，不过是1.5V到2.5附近，所以Fowler-Nordheim隧道效应所可能产生的电流根本就可以忽略。
综观以上所述的干扰效应与机制，不论是元件操作或是元件电容耦合，都被适切的设计且控制在非常良好的条件下，所以，在存储器产品的整个使用寿命过程当中，可以有效的防止存储器元件非期望、偶发的从“1”状态转换到“0”状态，或是从“0”状态转换到“1”状态。
存储器元件操作时的自我限制(self-limiting)冲击电荷放射(ballistic charge injection)以下将以一个简单的电容模式来解释自我限制放射机制以及它在元件设计与操作时候的应用。浮动栅20的电压大概可以用以下公式表示：VFG＝(QFG+∑CiVi)/Ctotal以及∑CiVi＝CFG-S*VS+CFG-D*VD+CFG-CG*VCG+CFG-W*VWCtotal＝CFG-S+CFG-D+CFG-CG+CFG-W其中，QFG是浮动栅20中的总电荷量；CFG-S是浮动栅20与源极区24之间的电容值；CFG-D是浮动栅20与漏极区22之间的电容值；CFG-CG是浮动栅20与控制栅15的第二区17之间的电容值；以及CFG-W是浮动栅20与存储器井区40之间的电容值。
在初始状态(initial condition)时，可以假定浮动栅20中没有电荷或是电中性的，那浮动栅20的电压就大约是VFG_i＝∑CiVi/Ctotal1、程序化操作以下以程序化操作，用第一种电荷(电子)作为冲击载流子，来解释自我限制放射机制。图4A为图2A能带图中，在冲击电子刚刚开始发生，而浮动栅20处于初始状态时的部分导电带。在图4A中，控制栅15的第二部分17用来当作图2A中的冲击传送栅62。而图2A中的浮动栅极72则可以当作本发明的存储器元件中的浮动栅20。传送中的冲击电子76a具有的动能90，足以使它自己跨过牵制绝缘层29的导电带能阶障壁高度70。在图中可见，冲击电子76a所具有的动能90比绝缘层29的导电带能阶障壁高度70，高出约如符号90a所表示的量。这样的载流子接着就进入绝缘层29中的导电带68，然后就受电场牵引，最后掉到浮动栅20而被收集起来。透过这样的放射过程，负电荷会在浮动栅20之中渐渐的累积，而且逐渐的改变了浮动栅20自己的电位，同时也改变了绝缘层29中的电场。随着放射过程的持续发生，这样的效应就可以将绝缘层29中的电场，从协助传送冲击电荷到浮动栅20的方向(图4A)，变成抗拒传送冲击电荷(图4B)。
图4B跟图4A类似，主要的不同处在于浮动栅的电位。这里，浮动栅20的电位，已经从原始的初始状态，被收集到的负电荷所改变。随着放射过程的持续发生，这时具有一样动能90的冲击电子，将会被反射，而回到控制栅15的第二部分17，然后就像一般的热杂散载流子一样被带走。在图里，更特别的指出，虽然电子76a能够进入绝缘层29部分区域中的导电带68，但是却无法克服绝缘层29中导电带能阶障壁高度70a。图中也显示了非常少量的载流子可以透过量子力学的穿透机制，穿越一定距离70b，最后变成电子载流子76d，到达并待在浮动栅20中。但是发生电子载流子76d的机率是非常非常低的(譬如说，约百万分之一)，而且，稍后会解释，这发生机率可预期的会非常非常快的被降低。根据以上的描述的现象，浮动栅20所收集到的电荷，会形成一种机制，阻挡限制了要前往浮动栅20的冲击载流子。图4B就提供了这样的自我限制的基本理论。电子流76d跟FOWLER-Norheim隧道所导致的电子流不一样的是，电子流76d对于电压会更为敏感。这有许多种原因。第一，牵制绝缘层29的厚度大约是60埃或是更厚一些，所以可以视为一Fowler-Nordheim隧道介电质。如果不考虑其它的效应的话，电子载流子76d的流量跟电压的相互关系，就应该是跟Fowler-Nordheim隧道特性所描述的类似，而在Fowler-Nordheim隧道特性中，电流跟电压是有很大的依存关系，尤其是在低电压时，一般是每上升100mV，电流就大约会增加10倍。第二，随着电荷持续的被浮动栅20收集，绝缘层29的能阶障壁高度就一直不断的被提高，也因此建立了一个逆向电场E，所以就更有效的抵挡想要进入浮动栅20的冲击载流子76a。这样的逆向电场E可以大略表示为E＝(QFG-QFG_fb)/(TinsulatorCtotal)其中QFG_fb为当绝缘层29处于平带状态(flat band condition)时浮动栅中的电荷；Tinsulator是绝缘层29的厚度；阻挡能阶障壁高度Φe，就是冲击电子在绝缘层29中所看到的导电带能阶障壁高度，可以表示为Φe＝q(QFG-QFG_fb)/Ctotal-ΔKe其中ΔKe是电子载流子动能90跟第二绝缘层29界面处的能阶障壁高度的差90a，也可以视为电子载流子76a刚刚进入绝缘层29时的初始动能；以及q是一个电子的电荷量。
因此，当Φe低于零的时候，也就是ΔKe大于q(QFG-QFG_fb)/Ctotal时，冲击电子可以传送并通过绝缘层29，而逆向电场对于前来的冲击电荷所造成的影响大致可以忽视。随着放射持续的进行，Φe会等于零，也就是ΔKe等于q(QFG-QFG_fb)/Ctotal，逆向电场对于前来的冲击电荷所造成的影响就开始出现。当放射更持续的进行，冲击电子载流子在绝缘层29中所看到的导电带能阶障壁高度70a就开始形成，而且，随着电荷被浮动栅20收集的越多，其导电带能阶障壁高度70a的高度就越高。所以可以预期的是，反弹回去的载流子76c的数量将会快速的增加，最后会等于前来的冲击载流子76a的数量。也因此，降低了可以参与Fowler-Nordheim隧道的载流子数量，也降低了到达了浮动栅20的电子载流子76d数量。这个机制更突显了抑制电荷传送到浮动栅20的电压效应。
当以冲击电荷放射来程序化元件时，前述的两种效应都同时构成自我限制放射机制。在程序化刚开始的时候，只要冲击电子载流子可以跨过能阶障壁高度70，这样的电子载流子就允许来通过绝缘层29，然后抵达浮动栅20。随着程序化的进行，电子电荷将会逐渐的堆积在浮动栅20，然后浮动栅20的电压就慢慢的被降低，一旦低到一定值VFG_P时，就会产生一个新的能阶障壁高度70a，而阻止了所有后续前来的冲击电子载流子，使它们无法到达浮动栅20。这样，随着自我限制的机制发生，程序化就结束，因而完成了整个程序化的流程。
在程序化完成的时候，在浮动栅20中的总电荷量可以用以下简单的公式来估算：QFG＝Ctotal(VFG_P-VFG_i)总电荷量也可以用另一简单的公式来估算：QFG＝CFG_fb+(Ctotal/q)*ΔKe由此可知，在程序化的流程结束之后，堆积在浮动栅20中的总电荷量取决于两个主要的参数。第一个参数就是冲击电子76a比能阶障壁高度70多出来的额外能量90a。因为，这个额外能量90a可以透过隧道栅10跟控制栅15的第二部分17的电压差所决定，所以，只要适当的选择或是控制区域10跟15的偏压值，那就可以决定存放在浮动栅20的总电荷量。总电容Ctotal可以当成一个微调参数，透过元件设计来协助或补强这样的效果。譬如说，一个较小的总电容Ctotal将造成需要一个较大的区域10跟15之间的偏压值，来放射等量电荷至浮动栅20。第二个决定浮动栅中的总电荷量的参数是有关于造成绝缘层29平带状态(flat bandcondition)所需的浮动栅电量。而这样的电量是由存储器元件所有的电极以及相对应的耦合电容值所决定。因此，只要选定好一组这样的参数，就可以准确的程序化存储器元件至一个特定的状态。QFG与ΔKe(也就是额外能量90a)之间的线性关系，更使本发明的存储器元件具有多状态存储能力的优点。
2、抹除操作以下以抹除操作，用第二种电荷(空穴)作为冲击载流子，来解释自我限制放射机制。图4C为图2B能带图中，在冲击空穴刚刚开始发生，而浮动栅20处于初始状态时的部分价电带。这时的初始状态时是浮动栅20中有一些负的电子电荷在其中。在图4C中，控制栅15的第二部分17用来当作图2B中的冲击传送栅62。而图2A图中的浮动栅极72则可以当作本发明的存储器元件中的浮动栅20。传送中的冲击空穴80a具有的动能92，足以使它自己跨过牵制绝缘层29的价电带能阶障壁高度71。在图中可见，冲击空穴80a所具有的动能92比绝缘层29的价电带能阶障壁高度71，高出约如符号92a所表示的量。这样的载流子接着就进入绝缘层29中的价电带69，然后就受电场牵引，最后掉到浮动栅20而被收集起来。透过这样的放射过程，正电荷会在浮动栅20之中渐渐的累积，而且逐渐的改变了浮动栅20自己的电位，同时也改变了绝缘层29中的电场。随着放射过程的持续发生，这样的效应就可以将绝缘层29中的电场，从协助传送冲击电荷到浮动栅20的方向(图4C)，变成抗拒传送冲击电荷(图4D)。
图4D跟图4C类似，主要的不同处在于浮动栅的电位。这里，浮动栅20的电位，已经从原始的初始状态，被收集到的正电荷所改变。随着放射过程的持续发生，这时具有一样动能92的冲击空穴，将会被反射，而回到控制栅15的第二部分17，然后就像一般的热杂散载流子一样被带走。在图里，更特别的指出，虽然空穴80a能够进入绝缘层29部分区域中的价电带69，但是却无法克服绝缘层29中价电带能阶障壁高度71a。图中也显示了非常少量的载流子可以透过量子力学的穿透机制，穿越一定距离71b，最后变成空穴载流子80d，到达并待在浮动栅20中。但是发生空穴载流子76d的机率是非常非常低的，而且，稍后会解释，这发生机率可预期的会非常非常快的被降低。根据以上的描述的现象，浮动栅20所收集到的电荷，会形成一种机制，阻挡限制了要前往浮动栅20的冲击载流子。图4D就提供了这样的抹除时的自我限制的基本理论。空穴流80d跟FOWLER-Norheim隧道所导致的电子流不一样的是，空穴流80d对于电压会更为敏感。这有许多种原因。第一，牵制绝缘层29的厚度大约是60埃或是更厚一些，所以可以视为一Fowler-Nordheim隧道介电质。如果不考虑其它的效应的话，空穴载流子80d的流量跟电压的相互关系，就应该是跟Fowler-Nordheim隧道特性所描述的类似。第二，随着电荷持续的被浮动栅20收集，绝缘层29的能阶障壁高度就一直不断的被提高，也因此建立了一个逆向电场E，所以就更有效的抵挡想要进入浮动栅20的冲击载流子80a。这样的逆向电场E可以大略表示为E＝(QFG-QFG_fb)/(TinsulatorCtotal)
其中QFG_fb为当绝缘层29处于平带状态(flat band condition)时浮动栅中的电荷；Tinsulator是绝缘层29的厚度；阻挡能阶障壁高度Φh，就是冲击空穴在绝缘层29中所看到的价电带能阶障壁高度，可以表示为Φh＝q(QFG-QFG_fb)/Ctotal-ΔKh其中ΔKh是空穴载流子动能92跟绝缘层29界面处的能阶障壁高度的差92a，也可以视为空穴载流子80a刚刚进入绝缘层29时的初始动能；以及q是一个电子的电荷量。
因此，当Φh低于零的时候，也就是ΔKh大于q(QFG-QFG_fb)/Ctotal时，冲击空穴可以传送并通过绝缘层29，而逆向电场对于前来的冲击电荷所造成的影响大致可以忽视。随着放射持续的进行，Φh会等于零，也就是ΔKh等于q(QFG-QFG_fb)/Ctotal，逆向电场对于前来的冲击电荷所造成的影响就开始出现。当放射更持续的进行，冲击空穴载流子在绝缘层29中所看到的价电带能阶障壁高度71a就开始形成，而且，随着电荷被浮动栅20收集的越多，其价电带能阶障壁高度71a的高度就越高。所以可以预期的是，反弹回去的载流子80c的数量将会快速的增加，最后会等于前来的冲击载流子80a的数量。也因此，降低了可以参与Fowler-Nordheim隧道的载流子数量，也降低了到达了浮动栅20的空穴载流子80d数量。这个机制更突显了抑制电荷传送到浮动栅20的电压效应。
当以冲击电荷放射来抹除存储器元件的数据时，前述的两种效应都同时构成自我限制放射机制。在抹除刚开始的时候，只要冲击空穴载流子可以跨过能阶障壁高度71，这样的空穴载流子就允许来通过绝缘层29，然后抵达浮动栅20。随着抹除的进行，空穴电荷将会逐渐的堆积在浮动栅20，然后浮动栅20的电压就慢慢的被升高，一旦高到一定值VFG_E时，就会产生一个新的能阶障壁高度71a，而阻止了所有后续前来的冲击空穴载流子，使它们无法到达浮动栅20。这样，随着自我限制的机制发生，抹除就结束，因而完成了整个抹除的流程。
在抹除完成的时候，在浮动栅20中的总电荷量可以用以下简单的公式来估算：QFG＝Ctotal(VFG_E-VFG_i)总电荷量也可以用另一简单的公式来估算：QFG＝CFG_fb+(Ctotal/q)*ΔKh由此可知，在抹除的流程结束之后，堆积在浮动栅20中的总电荷量取决于两个主要的参数。第一个参数就是冲击空穴80a比能阶障壁高度71多出来的额外能量92a。因为，这个额外能量92a可以透过隧道栅10跟控制栅15的第二部分17的电压差所决定，所以，只要适当的选择或是控制区域10跟15的偏压值，那就可以决定存放在浮动栅20的总电荷量。总电容Ctotal可以当成一个微调参数，透过元件设计来协助或补强这样的效果。譬如说，一个较大的总电容Ctotal将造成需要一个较小的区域10跟15之间的偏压值，来放射等量电荷至浮动栅20。第二个决定浮动栅中的总电荷量的参数是有关于造成绝缘层29平带状态(flat band condition)所需的浮动栅电量。而这样的电量是由存储器元件所有的电极以及相对应的耦合电容值所决定。因此，只要选定好一组这样的参数，就可以准确的抹除存储器元件至一个特定的状态。QFG与ΔKh(也就是额外能量92a)之间的线性关系，更使本发明的存储器元件可以被准确的至一个特定的状态。而这些效应，都可以防止先前技术中，非挥发性存储器元件容易被过度抹除的问题。
对于熟悉此技术领域的人士可以了解，以上对于自我限制机制的描述，不论被运用的载流子是正或是负，大致上都是可行的。当然的，空穴也可以选来进行程序化动作，电子也可以选来进行抹除动作。
3、制造方法图5A显示了一个基体50的上视图。基体50可以选用一般熟知的第一导电型(以下选用P型)硅。第一导电型的第一半导体层40，其掺杂浓度高于基体50的掺杂浓度，形成在基体50之上，如同图5B所示。第一半导体层40将会作为存储器井区，来放置存储器元件，其在基体50里形成的方法可以用许多业界熟悉的技术，譬如说，将杂质掺杂入基体50中而形成。第一半导体层或是半导体井区40也可以用业界熟悉的技术长在基体50的上面，譬如说，用外延沉积(epitaxial deposition)(也就是一种化学气相沉积(chemical vapor deposition，CVD))方法。外延沉积方法可以在基体50上面沉积形成一层预先掺杂好的单晶硅。之后，第二导电型(以下选用N型)重掺杂的第一区25形成在基体50与第一半导体层40之间，形成的方法可以用任何业界熟悉的技术，譬如离子布植(ion implantation)。虽然图上没有显示，但是，在离子布植之前，可以选用一个光致抗蚀剂层，当作光罩，来定义一个或是多个第一区25，作为离子要植入的区域。这样的第一区25形成了存储器阵列的埋藏源极线，而每一个存储器元件的源极区24至少连接到一个第一区。第一区25可以大部分坐落于基体50中，或是坐落于第一半导体层40中。也可以一半坐落于基体50中，另一半坐落于第一半导体层40中。形成埋藏源极线25(就是第一区)与形成半导体井区40(就是第一半导体层)的顺序，也可以相互对调。
在半导体井区40跟埋藏源极线25形成后，N型重掺杂的条状区域跟着形成。这样的条状区域大致朝着一方向(以下称为Y方向)，基本上是作为存储器阵列的漏极线23，而每一个存储器元件的漏极区22都至少连接到一个漏极线23。条状区域可以用一般业界熟悉的技术来制作，譬如说，微影(photo-lithography)加上离子布植。举例说。这样N型的条状区域，可以先适当的选用一个光致抗蚀剂(photo-resistant)物质涂布在硅表面上，然后，用屏蔽的(masking)方式，选择性的移除光致抗蚀剂，进而形成朝向第一方向的多个条状开口。然后，选用一N型杂质(N-typeimpurity)(譬如砷，Arsenic)，以一般的离子布植技术，在低能量(譬如5keV)与高掺杂(譬如5E15cm-3)的条件下，对于光致抗蚀剂没有覆盖着的硅表面进行布植，进而形成了漏极线23。接着，去除光致抗蚀剂，然后，以P型杂质(P-type impurity)(譬如硼，boron)浓度约是中等或是淡的程度下(譬如1E14cm-3)来形成场反转终止区(field-inversion stopper region)26。场反转终止区26的最高浓度点最好落于硅表面附近，而且应该要比漏极线23的漏极区22来的浅。现在，基底51就具有交错的条状的漏极区22以及场反转终止区26。条状的漏极区22定义了每个存储器元件的主动区4，而条状的场反转终止区26则定义了用来隔绝不同列之存储器元件的隔绝区5。漏极线23的宽度以及彼此之间的线距可以是微影制程中可以做到最小线宽与线距。接着，用一般的氧化法或是沉积法(譬如说CVD)，来形成一个氧化层30(可以是500-1,000埃的氧化硅)。这样的结构显示于图6A到图9A。
光致抗蚀剂层7接着形成于绝缘层30上，然后用一个光罩来选择性的去除光致抗蚀剂层的部分区域，在光致抗蚀剂层7上定义出多个圆形开口(opening)32a，其中暴露出绝缘层30的表面。开口32a所在的每个列最好跟每一个漏极线23的中央对齐。紧接着执行一道氧化物蚀刻步骤，去除光致抗蚀剂层7所没有盖住的部分绝缘层30。接着用同样的光致抗蚀剂层7作为蚀刻罩幕，进行硅蚀刻步骤，在基底51中形成多个沟槽32。硅蚀刻步骤可以使用的一般已知的蚀刻(譬如说，反应离子蚀刻(reactive ion etch，RIE))。因此，光致抗蚀剂上开口32a的图案就复制或是映像到基底上去，而定义了沟槽开口32b的图案。因为干蚀刻的特性，光致抗蚀剂开口32a跟沟槽开口32b大致上是一样的，它们的边界大致会相互的重迭。蚀刻基底的动作持续的进行，用以定义沟槽32的深度。沟槽32深到足以穿过存储器井区40，然后形成一个沟槽底部33停在埋藏源极区25中。在这个步骤中，因为干蚀刻的特性，光致抗蚀剂层7上的原始光致抗蚀剂开口32a可能被扩大了ΔW，成了光致抗蚀剂开口32c。趁着光致抗蚀剂层7还在的时候，可以进行一个自动对准(self-align)的制程，对沟槽32的侧壁31以及底部33进行N型杂质(譬如砷)离子布植。适当的大角度离子布植，就可以用来形成环绕沟槽开口32b的漏极区22，所以就形成了自动对准的漏极区22。这样的好处是，就算沟槽开口32b的中心点，因为制程上的偏移，没有跟漏极线23的中间对齐，也可以确定每一个存储器元件的漏极区22都一定会连接到存储器阵列的漏极线23。小角度离子布植可以用来掺杂沟槽32的侧壁31附近的区域，进而调整存储器元件中沟道区21的临界电压(threshold voltage)。这样的结构显示于图6B到图9B。沟槽侧壁31可以是像存储器元件100a一样，跟硅表面完全的垂直，或是像存储器元件100b一样，跟硅表面有一些些倾斜。在图6B中，沟槽开口32b显示的是圆形，但是，也可以是别种图案(譬如正方形或是长方形)，这取决于光致抗蚀剂图案32a。
剩下的光致抗蚀剂层7就以一般的去光致抗蚀剂方法去除。接着，在结构上，形成一个高品质的内衬氧化(liner oxide)层28。这个内衬氧化层28，邻接到沟槽侧壁31的部分，当成一个沟槽绝缘物45，对应到本发明的存储器元件，就是其中第一绝缘层45的第二部分。内衬氧化层28是热氧化法氧化硅，或是HTO氧化硅，其厚度可以约80到200埃。在同样的这个步骤中，内衬氧化层28也可以形成在绝缘氧化层30的上面。接着，用一般已知的制程，譬如低压(low pressure)CVD，在内衬氧化层28上形成一多晶硅层19。这个多晶硅层19可以在沉积的过程中就内建掺杂(in-Situ)或是随后以离子布植掺杂。多晶硅层19的厚度需要完全的填满沟槽32，可能的厚度是介于400到2000埃，端看沟槽的尺寸以及制程技术而定。此时的结构显示于图6C到图9C中。
接着，选择性的去除多晶硅层19，仅仅留下位于沟槽32内或是附近多晶硅。较佳的结构是露出来的多晶硅表面19a大致上是跟绝缘氧化层30上的内衬氧化层28的表面切齐。实施的制程，可以先用化学机械研磨(chemical-mechanical polishing，CMP)磨平多晶硅层19的表面，然后，用选择性的RIE制程，以内衬氧化层28或绝缘氧化层30作为停止层(stop layer)，去除部份的多晶硅。如果，要彻底去除可能残留在内衬氧化层28上的多晶硅，可以实施一个过蚀刻(over-etch)步骤。所以，多晶硅层19在历经制程后，就仅仅在沟槽32中留下了块状的多晶硅，自动的跟沟槽开口对准。当然，不对齐的技术，也就是说具有另外的微影以及蚀刻制程，来定义多晶硅层，也可以达到同样的目的。自动对准的技术一般而言是较好的选择，因为可以达到比较小的元件尺寸。沟槽32中的多晶硅是用来当作存储器元件的浮动栅20。此时的结构显示于图6D到图9D。
接着，于多晶硅的浮动栅20上，形成一个高品质的氧化区29，厚度介于50到2000埃。这个氧化区中的氧化层最好是以热氧化的方式，在暴露的多晶硅(浮动栅20)上长成的氧化物。氧化区29跟氧化层28接在一起，构成了一整层的绝缘层，整个覆盖在浮动栅20的四周与上方。另一个可以用来形成高品质氧化物的方法选择，是用一般的沉积技术(譬如，LPCVD)。之后，用一般的沉积技术，形成一多晶硅层14，厚度约1000到2000埃，于整个结构上。这个多晶硅层14可以是P型(譬如硼)重掺杂。掺杂的方式可以用离子布植或是内建技术。接着，形成一个绝缘层35，约40到100埃，于多晶硅层14上。此时的结构显示于图6E到图9E。
接着，用一道微影制程于整个结构上形成沿着第二方向(X方向或是行方向)的多条光致抗蚀剂条。然后，位于光致抗蚀剂条之间，没有被光致抗蚀剂条覆盖的条状区18a下的绝缘层35与多晶硅层14，就以一般的蚀刻制程去除，如同图6F所示。而光致抗蚀剂条所在位置下的绝缘层35与多晶硅层14就依然保留。剩下来的多晶硅层14就成了多条的控制栅线18。每一条控制栅线18的中线最好跟一行的沟槽32的中心点对齐。控制栅线18的线宽与线距可以尽量的小，端看微影制程的极限。然后，光致抗蚀剂条就以一般去光致抗蚀剂的方法去除。此时的结构显示于图6F到图9F，其中，控制栅线18与条状区18a交错的出现。
接着，形成一个相对较厚(约1500埃)的第四绝缘层12(譬如氮化硅)于整个结构上。然后，用一道微影制程于整个结构上形成沿着第一方向(Y方向或是列方向)的多条光致抗蚀剂条。然后，位于光致抗蚀剂条之间，没有被光致抗蚀剂条覆盖的条状区下的第四绝缘层12以及绝缘层35，就以一般的蚀刻制程去除，因此形成了沿着Y或列方向的半切凹沟条(semi-recessed trenchstripe)11a，如同图6G所示。而光致抗蚀剂条所在位置下的第四绝缘层12以及绝缘层35就依然保留。剩下来的第四绝缘层12就成了多条的氮化硅线11。氮化硅线11的线宽与线距可以尽量的小，端看微影制程的极限。然后，光致抗蚀剂条就以一般去光致抗蚀剂的方法去除。此时的结构显示于图6G到图9G，其中，氮化硅线11与半切凹沟条11a交错的出现。
接着可以选择性的，以一般非等向性(anisotropic)蚀刻技术，执行一道硅蚀刻制程。对于控制栅线18而言，这道硅蚀刻制程去除了控制栅线18的部分表面区域，在氮化硅线11之间的控制栅线18上，留下了斜锥状(taper)或是凹状表面。因此，暴露于半切凹沟条11a中的控制栅线18就形成了控制栅线18的第二部分17，而位于氮化硅线11下的控制栅线18就形成了控制栅线18的第一部分16。第一部分16与第二部分17都连接在一起。而且，也可以看出，控制栅线18横跨过主动区4与隔绝区5，连结了一主动区4中一存储器元件跟另一主动区4中的一存储器元件。
然后，于裸露的控制栅线18上，形成一相对较薄(约40到100埃)的绝缘层34。在本发明所举的实施例中，这个绝缘层34是氧比例约为82％的一氮氧化硅层。形成的方法，譬如说，可以先用热氧化法(thermal oxidation)然后跟着用热氮化法(thermalnitridation)。目前已知的技术有下游电浆氮化法(Remote-Plasma-Nitridation)等，可以用来形成包覆控制栅线18中任何的裸露部分的绝缘层34。绝缘层34跟35连接在一起，形成了一整个绝缘层，覆盖在控制栅线18的上表面。此时的结构显示于图6H到图9H。
接着，于整个结构上方，形成一多晶硅层8。这个多晶硅层8可以是P型(譬如硼)重掺杂。沉积与形成的方法，可以使用一般的LPCVD。掺杂的方式可以用离子布植或是内建技术。多晶硅层8厚度需要能够完全的填满半切凹沟条11a，可以约是400到2000埃，视半切凹沟条11a的宽度跟制程能力而定。多晶硅层8接着被平坦化(planarize)，然后回蚀刻(etch-back)，使得多晶硅表面8a最好跟氮化硅线11的表面切齐。实际的制程，可以是用CMP来执行平坦化，然后用RIE执行回蚀刻，把氮化硅线11当成蚀刻终止层。若要彻底去除可能残留在氮化硅线11上的多晶硅，可以多进行一个过蚀刻步骤。因此，多晶硅层8仅会残留在半切凹沟条11a中，而形成了延着第一(Y)方向的多晶硅线9。每一多晶硅线9连结了位于同一列上的存储器元件的隧道栅10。此时的结构显示于图6I到图9I。
接着，以一般的金属硅化物(silicide)形成方法，可以对裸露的多晶硅线9表面，形成自动对准金属硅化物。譬如说，先在结构上沉积一金属层(可以是钨(tungsten)、钴(cobalt)、钛(titanium)、镍(nickel)、铂(platinum)或钼(molybdenum))，然后退火(anneal)以使金属可以流动并渗入多晶硅线9的上方裸露部分，就可以形成合金硅38构成的导电层。合金硅38可以称为自动对准合金硅(selfaligned silicide，salicide)，因为它自动的跟多晶硅线9以及任何裸露的硅表面(可能是晶体管源漏区)对准。多余的金属可以用一般的金属蚀刻制程移除，而形成的结构显示于图6J到图9J。
整个结构可以接着进行后段(backend)制程。后段制程可能包含有形成绝缘物(譬如说BPTEOS)来覆盖整个结构、形成接触洞来适当的电连接存储器元件的电极、将金属填入接触洞中、以及形成金属线作为需要的电路连接。最后，可以在整个结构上，形成护层(passivation)，以及在所需要的位置形成焊垫(bondingpad)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
譬如说，虽然之前所提到的制造方法或是存储器元件是使用适量掺杂的多晶硅来作为存储器元件的控制栅与隧道栅，但是，对于熟悉此技术领域的人士应该可以了解，任何的导电材料都应该可以使用。所以，权利要求书所界定的范围中的“导电”物涵盖了所有可以导电的物质，譬如多晶硅、多晶硅金属(polycide)、铝(aluminum)钼(molybdenum)铜(copper)氮化钛(titaniumnitride)以及氮化钽(tantalum nitride)等等。而且，任何适合的绝缘物，譬如氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氮化锆(zirconium nitride)、以及五氧化二钽(tantalumpentoxide)等，都可能用来取代氧化硅、氮氧化硅或是氮化硅。此外，材料特性跟氧化硅或是多晶硅不一样的材料，也可能用来取代氮化硅。此外，如同权利要求书所界定的范围所示，并非方法项中所有的步骤被限定在必须完全依照所列的顺序执行，而是可以用任何的顺序进行，只要可以制造出本发明中的存储器元件。控制栅线、隧道栅线、漏极线以及埋藏源极线并不限定在一固定的宽度或是形状，也不限定要是一直线，它们的剖面图也不限制一定是长方形，而是任何的大小或是形状，只要可以有效的连结行与列上的存储器元件就好了。浮动栅的剖面图不限定是长方形，浮动栅的上视图也不限定是圆形，其剖面图或是上视图可以为任何的大小或是形状，只要可以有效的存放电荷以及有效的控制漏极区以及源极区的连接就可以。此外，浮动栅的上表面并不限定要跟基底表面切齐，也可以高于或是低于基底表面，只要浮动栅能有效的存放电荷、有效的跟控制栅相耦合、有效的控制漏极区以及源极区的连接就可以。此外，浮动栅的底部并不限定要位于埋藏源极区中，也可以在基体中，只要浮动栅能有效的存放电荷、有效的跟控制栅相耦合、有效的控制漏极区以及源极区的连接就可以。此外，源极区以及漏极区、源极线以及漏极线是可以对换的。虽然，图中的基体是均匀的掺杂，但是对于熟悉此技术领域的人士应该可以了解，基体所形成的种种掺杂区(源极区、漏极区、沟道区以及存储器井区40等)也可以形成在一个或是多个不同于存储器井区的导电型的井区中。此外，隧道绝缘层、沟槽绝缘层、牵制绝缘层并不限定要是氧化硅、氮化硅或是氮氧化硅，也可以用任何适当的绝缘物，譬如氧化铝、氧化铪、氮化锆、以及五氧化二钽等，或是可以是任何的复合层，譬如说，氧化硅层跟氧化铝层的组合、或是跟氧化硅层跟氧化锆层的组合等。最后，隔绝区并不限定在一固定的宽度或是形状，也不限定要是一直线，不限定要以场氧化物(STI或是LOCOS)所构成，不限定要以接面隔绝技术所构成，而是任何可以有效分隔位于不同列的存储器元件的主动区的隔绝架构。
附图中符号的简单说明如下：1～3：存储器元件4：主动区5：隔绝区7：光致抗蚀剂层8：多晶硅层9：多晶硅线10：隧道栅11：氮化硅线11a：半切凹沟条12：第四绝缘层13：半切沟槽14：多晶硅层15：控制栅16：第一部分17：第二部分18：控制栅线18a：条状区
19：多晶硅层20：浮动栅21：沟道区22：漏极区、第二重掺杂区23：漏极线24：源极区、第一重掺杂区25：第一区、埋藏源极线26：场反转终止区28：内衬氧化层29：第二绝缘层30：绝缘层31：沟槽侧壁32：沟槽32a：开口32b：沟槽开口32c：光致抗蚀剂开口33：沟槽底部34：第二部分35：第一部分36：第三绝缘层38：合金硅40：存储器井区、半导体层43：第一部分44：第一绝缘层45：第二部分、沟槽绝缘物50：基体51：基底
52：隧道栅区56：隧道绝缘层59：能阶障壁高度60：能阶障壁高度62：冲击传送栅区67：牵制绝缘层68：导电带69：价电带70：能阶障壁高度70a：能阶障壁高度70b：距离71：能阶障壁高度71a：能阶障壁高度71b：距离72：浮动栅极区76：电子80：空穴82：逆隧道电子载流子83：导电带电子90：动能90a：额外能量92：动能92a：额外能量100a～100e：存储器元件100f：存储器阵列