技术领域
[0001] 本
发明涉及集成电路领域；更确切地说，涉及用于减少集成电路中软错误率的方法及结构。
背景技术
[0002] 集成电路中的软错误率是由
电离辐射，诸如穿过集成电路的
半导体材料的阿尔法粒子引起的。
逻辑电路和
存储器电路两者都可能被影响到。错误被称为“软”是因为它们通常只持续到集成电路功能的下一个周期。当阿尔法粒子穿过半导体材料时，其路径附近产生空穴-
电子对的“
云”。集成电路中存在的
电场能引起空穴和电子以相反方向迁移，从而引起额外的电荷到达特定电路
节点并扰乱(upset)集成电路的功能。
[0003] 因为集成电路器件不断被缩小；所以在电路
密度增大的同时电容器单元的尺寸和工作
电压不断降低。这引起集成电路遭遇软错误的概率增大。因此，需要用于减少集成电路中软错误率的改进的方法和结构。
发明内容
[0004] 本发明的第一方面为一种结构，包括：集成电路，该集成电路包括半导体衬底、以及从最低布线层堆叠到最高布线层的一个或更多个布线层的叠层，所述最低布线层比所述最高布线层更靠近所述半导体衬底；以及阿尔法粒子阻挡层，其位于所述一个或更多个布线层的所述最高布线层的顶面上，所述阻挡层包含金属布线和
电介质材料，所述阻挡层具有所述阻挡层的厚度和所述阻挡层中金属布线的体积百分比的组合，该组合足以阻止冲击所述阻挡层的预定百分比的小于等于所选
能量的阿尔法粒子穿透到所述一个或更多个布线层的所述叠层中。
[0005] 本发明的第二方面为本发明第一方面的结构，其中所述阻挡层包括
端子焊盘，每个端子焊盘被连接到所述最高布线层中的相应的布线。
[0006] 本发明的第三方面为本发明第一方面的结构，所述阻挡层还包括虚设端子焊盘，所述虚设端子焊盘散布于所述端子焊盘中并且相互不连接、或者不被连接到任何的所述端子焊盘、或者不被连接到所述最高布线层中的任何布线。
[0007] 本发明的第四方面为本发明第一方面的结构，所述阻挡层还包括具有开口的金属屏蔽，所述端子焊盘位于所述开口内并且所述端子不与所述屏蔽电
接触。
[0008] 本发明的第五方面为本发明第一方面的结构，其中阿尔法粒子的所述预定百分比为所述所选能量的所述阿尔法粒子的约99％或更大，所述所选能量小于或等于约10MeV。
[0009] 本发明的第六方面为本发明第一方面的结构，其中所述金属布线包括从包括镶嵌布线、镶嵌通孔、镶嵌端子焊盘、具有一个或更多个整体通孔的双镶嵌布线、具有一个或更多个整体通孔的双镶嵌端子焊盘以及它们的组合的组中选择的结构。
[0010] 本发明的第七方面为本发明第一方面的结构，其中金属布线包括从包括Ta、TaN、Ti、TiN、W、WN、Ru、Cu以及它们的组合的组中选择的材料，而电介质材料从包括
二氧化
硅、氟化
二氧化硅、聚酰亚胺、
介电常数小于或等于4的低K材料、氢倍半硅氧烷
聚合物、甲基倍半硅氧烷聚合物、聚苯撑低聚物、SiOx(CH3)y、有机
硅酸盐玻璃、SiCOH、多孔SiCOH、类金刚石
碳以及它们的组合的组中选择。
[0011] 本发明的第八方面为本发明第一方面的结构，其中所述阻挡层的所述厚度和所述阻挡层中金属布线的所述体积百分比的所述组合足以阻止冲击所述阻挡层的所述预定百分比的小于等于所述所选能量的阿尔法粒子穿透到所述最低布线层中。
[0012] 本发明的第九方面为本发明第一方面的结构，其中所述阻挡层的所述厚度和所述阻挡层中金属布线的所述体积百分比的所述组合足以阻止冲击所述阻挡层的所述预定百分比的小于等于所述所选能量的阿尔法粒子穿透到所述衬底中。
[0013] 本发明的第十方面为本发明第一方面的结构，其中所述阻挡层的所述厚度和所述阻挡层中金属布线的所述体积百分比的所述组合足以阻止冲击所述阻挡层的所述预定百分比的小于等于所述所选能量的阿尔法粒子穿透到包含形成于所述集成电路芯片中的半导体材料的结构中。
附图说明
[0014] 本发明的特征在所附
权利要求中阐明。然而，本发明自身将通过结合附图参考以下示例实施方案的详细描述被最佳地理解，其中：
[0015] 附图1表示了阻止两种能量的阿尔法粒子所需的、作为二氧化硅层中
铜的体积百分比的函数的阿尔法粒子阻挡层的厚度；
[0016] 附图2为具有用本发明任意实施方案制造的阿尔法粒子阻挡层倒装片(flip-chip)安装到示范性衬底上的集成电路芯片的图；
[0017] 附图3A为俯视图，而附图3B为通过附图3A的3B-3B线截取的横截面图，其显示了用本发明第一实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0018] 附图4A为俯视图，而附图4B为通过附图4A的4B-4B线截取的横截面图，其显示了用本发明第二实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0019] 附图5A为俯视图，而附图5B为通过附图5A的5B-5B线截取的横截面图，其显示了用本发明第三实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0020] 附图6A为俯视图，而附图6B为通过附图6A的6B-6B线截取的横截面图，其显示了用本发明第四实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0021] 附图7A为俯视图，而附图7B为通过附图7A的7B-7B线截取的横截面图，其显示了用本发明第五实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0022] 附图8A为俯视图，而附图8B为通过附图8A的8B-8B线截取的横截面图，其显示了用本发明第六实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0023] 附图9A为俯视图，而附图9B为通过附图9A的9B-9B线截取的横截面图，其显示了用本发明第七实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0024] 附图10A为俯视图，而附图10B为通过附图10A的10B-10B线截取的横截面图，其显示了用本发明第八实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0025] 附图11A为俯视图，而附图11B为通过附图11A的11B-11B线截取的横截面图，其显示了用本发明第九实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0026] 附图12A为俯视图，而附图12B为通过附图12A的12B-12B线截取的横截面图，其显示了用本发明第十实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0027] 附图13A为俯视图，而附图13B为通过附图13A的13B-13B线截取的横截面图，其显示了用本发明第十一实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0028] 附图14A为俯视图，而附图14B为通过附图14A的14B-14B线截取的横截面图，其显示了用本发明第十二实施方案的阿尔法粒子阻挡层制造的集成电路芯片；
[0029] 附图15A为俯视图，而附图15B为通过附图15A的15B-15B线截取的横截面图，其显示了可以被用于任何使用双镶嵌结构的本发明实施方案中的替代的通孔结构；
[0030] 附图16为横截面图，其显示了可供本发明所有实施方案使用的第一
焊料突起(solder bump)结构；
[0031] 附图17为横截面图，其显示了可供本发明所有实施方案使用的第二焊料突起结构；
[0032] 附图18A到18F为横截面图，其显示了制造本发明实施方案的阿尔法粒子阻挡层的方法；
[0033] 附图19为表示用于确定本发明实施方案的阿尔法粒子阻挡层的厚度/金属体积百分比的方法的图；
[0034] 附图20为表示用于确定根据本发明实施方案所述的阿尔法粒子阻挡层的厚度/金属体积百分比的替代方法的图；以及
[0035] 附图21为
流程图，其显示了设计本发明实施方案的阿尔法粒子阻挡层的方法。
具体实施方式
[0036] 单镶嵌工艺(或者简称镶嵌工艺)为一种工艺，其中，在电介质层中形成布线沟槽或者通孔开口；在电介质层的顶面上沉积电导体，其厚度足以完全填充沟槽；并且执行化学机械
抛光(CMP)工艺以去除多余的导体并使导体表面与电介质层表面共平面以形成镶嵌布线(或者镶嵌通孔)。
[0037] 双镶嵌工艺为一种工艺，其中，形成贯穿电介质层的整个厚度的通孔，接着以任意给定的横截面形状穿过电介质层的一部分形成沟槽部分。作为选择，也可以先形成沟槽。所有通孔开口都被上方的整体布线沟槽和下方的布线沟槽相交(intersect)，但不是所有沟槽都要与通孔开口相交。电导体被沉积于电介质层的顶面上，其厚度足以完全填充沟槽和通孔，并执行CMP工艺以使沟槽中导体的表面与电介质层的表面共平面以形成双镶嵌布线，双镶嵌布线具有整体的双镶嵌通孔。
[0038] 本发明使用由镶嵌或者双镶嵌工艺形成的阿尔法粒子阻挡层(以下称为阻挡层)。示范性的双镶嵌工艺如附图18A到18F中所示，并在下文中描述。
[0039] 附图1为显示了阻止两种能量的阿尔法粒子所需的、作为二氧化硅层中铜的体积百分比的函数的阿尔法粒子阻挡层的厚度。阻挡层中导体的体积百分比可以通过用于制造阻挡层的布线掩模和通孔掩模的图案密度(pattern density)以及阻挡层电介质层的厚度和布线与通孔的厚度来确定。
[0040] 当相同能量的阿尔法粒子冲击材料表面然后进入材料时，它们由于撞击材料中的
原子而不断地损失能量并改变方向直到它们停止迁移。给定能量的阿尔法粒子在材料中迁移的平均距离被称为射程(range)。关于该均值的1σ分布被称为歧离(straggling)。大约99％的阿尔法粒子停止在射程加上歧离值(straggle)的三倍之和的距离内。射程加上歧离值的三倍之和被称为总射程。在附图1中，曲线A为5.5MeV阿尔法粒子的总射程(被表示成二氧化硅(SiO2)中铜(Cu)层厚度关于铜的百分比的函数)的曲线图(plot)。一-19MeV(兆伏)为具有1电子单位(eu)或者大约1.602×10 库仑的电荷量的带电粒子在被
1MV的电压
加速时被赋予的能量，即E＝qV。
[0041] 曲线B为8.8MeV阿尔法粒子的总射程(被表示成二氧化硅中铜层厚度关于铜的百分比的函数)的曲线图。对于表示层中那些阿尔法粒子的预定百分比的任意阿尔法粒子能量的类似曲线，可以使用任意数目的可用的仿真模型来制备。仿真模型的一个例子是“TheStopping and Range of Ions in Matter”(SRIM)； 2003J.F.Ziegler，J.P.Biersack(SRIM.com)。该模型的输入为粒子类型(即，He)、能量(MeV)、靶材元素(即，SiO2和Cu)，而输出为投影射程(μm)和歧离值(μm)。该模型假设铜均匀地分布于SiO2电介质中各处。
[0042] 使用附图1中图表的一个例子如下。在衬底表面上含30％铜的二氧化硅阻挡层的例子中，在阻挡层中阻止5.5MeV阿尔法粒子(曲线A)需要大约22微米的厚度，而阻止8.8MeV阿尔法粒子(曲线B)需要大约44微米的厚度。然而，如果要在包括总厚度为大约
10微米的含体积比30％铜的二氧化硅布线层的集成电路芯片的最后或最高布线层的顶部上形成含体积比30％铜的二氧化硅阻挡层，那么为了在阻挡层或者布线层内阻止5.5MeV和8.8MeV阿尔法粒子，阻挡层将需要为大约34微米厚。换句话说，普通布线层可以阻挡一部分阿尔法粒子。
[0043] 现在看曲线A和B的端点(extreme)，可以看到衬底上形成的100％二氧化硅层将需要为大约36微米以在阻挡层内阻止5.5MeV阿尔法粒子，而需要为大约73微米厚以在阻挡层内阻止8.8MeV阿尔法粒子。在曲线A和B的另一端点处，可以看到衬底上形成的100％铜层将需要为大约12微米厚以阻止5.5MeV阿尔法粒子，而需要为大约24微米厚以在阻挡层内阻止8.8MeV阿尔法粒子。
[0044] 从曲线A和B得到的厚度值保证了相应能量的阿尔法粒子的至少约99％(如果不是全部的话)在所指出的厚度内被阻止。在镶嵌或双镶嵌工艺中，如上所述，产生所选的铜体积百分比的导电结构(通孔、通过条、布线)嵌入在层间电介质中，以形成本发明的阻挡层。
[0045] 附图1的图是通过使用上文引用的模型仿真建模来产生的。类似曲线可以用下述的附图19中所示方法来实验地产生。使用更高Z(原子序数)的金属、比如钽的仿真只将阻挡层的所要厚度减少约2微米到约3微米。
[0046] 附图2为用本发明任意实施方案所述的阿尔法粒子阻挡层，倒装片地安装到示范性衬底上所制造的集成电路芯片的图。在附图2中，封装衬底25包括主体30、位于第一表面上的焊盘35、和位于与第一表面相对的第二表面上并通过内部的布线45被电连接到主体30的管脚40。主体30可以包括单个或多个陶瓷层或者有机层，这些层包括
导线。集成电路芯片50包括半导体衬底55、包含一个或更多个形成于衬底上的布线(未显示)并将布线层中的布线(未显示)电连接到衬底中形成的器件(未显示)的布线层60、包含形成于布线层60上的阻挡层并将阻挡层中的布线(未显示)电连接到布线层60中的布线(未显示)的阻挡层65、以及形成于阻挡层65中并被电连接到阻挡层65中的布线(未显示)的端子焊盘70。集成电路芯片50的更多详细例子如下文所述。封装衬底25的焊盘35被焊料突起75机械地和电气地连接到集成电路芯片50的端子焊盘70。焊料突起75还被称为可控坍塌芯片连接(controlled collapse chip connections，C4s)。
[0047] 附图2中有两种潜在的阿尔法粒子源。在主体30包括陶瓷材料的情况中，主体30可以包含可以发射能量小于大约10MeV的阿尔法粒子的
放射性钍(Th)和
铀(U)同位素。在焊料突起为铅(Pb)、
锡(Sn)或其组合的例子中，焊料突起可以包含可以发射大约5.5MeV的阿尔法粒子的放射性钋(Po)和Pb同位素。虽然放射性Th、U、Po和Pb的量可能在十亿分之几份(ppb)的范围内，但是如果阿尔法粒子被允许穿透到可以包括对引入的阿尔法粒子敏感的有源器件(其例子包括
场效应晶体管和双极性晶体管)的硅部分的半导体衬底55中、或者穿透到位于衬底表面上方并且包含半导体材料的有源器件部分、诸如场效应晶体管的
多晶硅栅极中，那么所发射的阿尔法粒子的通量(flux)足可以引起超过先进的集成逻辑和存储器电路的最大容许值的软错误率。
[0048] 布线层60具有厚度T1而阻挡层65具有厚度T2。高能阿尔法粒子的总射程，见附图1，对于目前所制造的集成电路芯片而言通常远大于T1的值。比如，假设10层布线层平均含体积比50％的铜并且具有大约1微米的平均厚度，将得到10微米的T1，甚至实质地小于附图1的曲线A中所示的5.5MeV阿尔法粒子的射程。因而需要阻挡层65。
[0049] 在第一实例中，选择T2从而使得T2的值和阻挡层65中金属的体积百分比的组合能让穿透阻挡层65顶面的预定百分比的阿尔法粒子被阻止在阻挡层内。
[0050] 在第二实例中，选择T2从而使得T2的值、T1的值、布线层60中金属的体积百分比、和阻挡层65中金属的体积百分比的组合能让预定百分比的阿尔法粒子被阻止在布线层内而不穿透到衬底55中。
[0051] 在第三实例中，选择T2从而使得T2的值、T1的值、布线层60中金属的体积百分比、T2的值和阻挡层65中金属的体积百分比的组合能让预定百分比的具有所选能量的阿尔法粒子在冲击形成于衬底55和阻挡层65之间的由半导体材料组成的任何结构之前、比如在冲击多晶硅栅
电极之前被阻止。
[0052] 在一个实例中，所选的阿尔法粒子能量为大约5.5MeV或者大约8.8MeV，其代表21
来自 0Po的阿尔法粒子能量或者来自Th或U的最大能量。在另一实例中，阿尔法粒子能量小于约10MeV。在又一实例中，所选能量可以基于包含有源器件的衬底55的物理设计。
在一个实例中，被阻止的阿尔法粒子的预定百分比可以基于集成电路的可靠性技术规范(reliability specification)。
[0053] 应理解，下述的本发明实施方案不要求如附图2中所示的封装，即不要求阿尔法粒子源来自于安装了集成电路的封装。
[0054] 在下列描述中标示为50A、50B等的集成电路和标示为65A、65B等的阻挡层应被理解为表示它们可以分别替代附图2的集成电路50和阻挡层65。
[0055] 附图3A为俯视图而附图3B为通过附图3A的3B-3B线截取的横截面图，显示了用本发明第一实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图3B中，集成电路芯片50A包括衬底55、布线层60和阻挡层65A。在第一实例中，衬底55可以包含体硅衬底。在第二实例中，衬底55可以包含绝缘体上覆硅(SOI)衬底。布线层60具有厚度T1，包括单独的布线层105、110、115和120。衬底55包括多个场效应晶体管(FET)125，每个包括形成于衬底55中的源/漏130和形成于衬底55中在源/漏130之间并在栅电极140下方的
沟道区135。还有位于栅电极140和衬底55之间的栅电介质层(未显示)。
[0056] 布线层105包括电介质层150，其中形成了镶嵌接触(damascenecontact)155。布线层110包括电介质层160，其中形成了双镶嵌布线165。布线层115包括电介质层170，其中形成了双镶嵌布线175。布线层120包括电介质层180，其中形成了双镶嵌布线/焊盘185。虽然布线层60包括四个布线层，但是“四”应该被认为是示范性的并且可以存在任意数量的布线层。接触155以及布线165和175以及布线/焊盘185将FET 125与可以存在于衬底55中(比如，电容和
电阻)或者与任何给定布线层在一起(比如，电容，电阻和电感)的任何其它的器件互连成为集成电路。
[0057] 阻挡层65A具有厚度T2，包括形成于布线层120的顶上的非必需的第一电介质层200以及形成于第一电介质层的顶上的第二电介质层205。镶嵌端子焊盘210包含非必需的导电
衬垫(conductive liner)215和核心导体220，被形成于阻挡层65A中并从阻挡层的顶面225延伸到布线层120中的布线/焊盘185，该布线210与布线/焊盘185电连接。
在第一实例中，布线/焊盘185为全功能集成电路芯片的端子焊盘，而布线层65A通过执行另外的工艺来形成。在第二实例中，布线/焊盘185为布线，而集成电路芯片直到添加了阻挡层才是全功能的。
[0058] 在一个实例中，导电衬垫215包含Ta、TaN、Ti、TiN、W、WN、Ru或者它们的组合，核心导体220包含铜、钨、
铝或者它们的组合。
[0059] 在一个实例中，第一电介质层200包含氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、有机硅酸盐玻璃(SiCOH)、
等离子体增强氮化硅(PSiNx)、NBLok(SiC(N，H))或者它们的组合。第一电介质层200可以为，比如，大约50nm到大约1μm厚。在一个实例中，电介质层200为对铜的扩散阻挡层(diffusion barrier to copper)。
[0060] 在第一实例中，第二电介质层205包含SiO2、聚酰亚胺、有机硅酸盐玻璃、类金刚石碳或者它们的组合。在第二实例中，第二电介质层205包含低K(介电常数)材料，其例子包括但不限于氢倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、由Dow Chemical，TMMidland，TX制造的SiLK (聚苯撑低聚物)、由Applied Materials，Santa Clara，CA制造的TM
Black Diamond (SiOx(CH3)y)、有机硅酸盐玻璃(SiCOH)、多孔SiCOH、氟化二氧化硅(FSG)或者它们的组合。低K介电材料的相对介电常数小于或等于4。
[0061] 附图4A为俯视图，而附图4B为通过附图4A的4B-4B线截取的横截面图，显示了用本发明第二实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图4B中，集成电路芯片50B与附图3B的集成电路芯片50A相似，只是包含导电衬垫215和核心导体220的镶嵌屏蔽230被形成于阻挡层65B中并围绕着端子焊盘210(也见附图4A)。端子焊盘210和屏蔽230可以由相同的镶嵌工艺或者单独的镶嵌工艺制造。屏蔽230被表示为不被电连接到端子焊盘210，以及并不一路经过电介质层200和205或者在不存在电介质层200的情况下并不一路经过电介质层205延伸到电介质布线层120。非必需地，为了将屏蔽接地或者其它目的，屏蔽230可以被连接到端子焊盘210。
[0062] 附图5A为俯视图，而附图5B为通过附图5A的5B-5B线截取的横截面图，显示了用本发明第三实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图5B中，集成电路芯片50C与附图3B的集成电路芯片50A相似，只是包含导电衬垫215和核心导体220的镶嵌虚设焊盘235被形成于端子焊盘210之间的阻挡层65C中(也见附图5A)。端子焊盘210和虚设焊盘235可以由相同的镶嵌工艺或者单独的镶嵌工艺制造。虚设焊盘235不被电连接到端子焊盘210，以及并不一路经过电介质层200和205或者在不存在电介质层200的情况下并不一路经过电介质层205延伸到电介质布线层120。虚设焊盘235作用是提高用于形成阻挡层65C的CMP工艺的均匀性。
[0063] 附图6A为俯视图而附图6B为通过附图6A的6B-6B线截取的横截面图，显示了用本发明第四实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图6B中，集成电路芯片50D与附图3B的集成电路芯片50A相似，只是附图3B的镶嵌端子焊盘210被替换成了具有端子焊盘区245和在阻挡层65D中形成的整体形成的通孔(integrally formed via)区250的双镶嵌端子焊盘240。端子焊盘240包含导电衬垫215和核心导体220。
[0064] 附图7A为俯视图，而附图7B为通过附图7A的7B-7B线截取的横截面图，显示了用本发明第五实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图7B中，集成电路芯片50E与附图6B的集成电路芯片50D相似，只是包含导电衬垫215和核心导体220的镶嵌屏蔽255被形成于阻挡层65E中并环绕着端子焊盘240(也见附图7A)。端子焊盘240和屏蔽255可以由相同的双镶嵌工艺制造，通孔区域250由一种蚀刻工艺限定(define)而焊盘区240和屏蔽255由另一种蚀刻工艺限定。屏蔽255被表示为不被电连接到端子焊盘240，以及并不一路经过电介质层200和205或者在不存在电介质层200的情况下并不一路经过电介质层205延伸到电介质布线层120。非必需地，为了将其接地或者其它目的，屏蔽
255可以被双镶嵌通孔连接到端子焊盘240或者连接到布线层120的布线/焊盘185。
[0065] 附图8A为俯视图，而附图8B为通过附图8A的8B-8B线截取的横截面图，显示了用本发明第六实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图8B中，集成电路芯片50F与附图6B的集成电路芯片50D相似，只是包含导电衬垫215和核心导体220的镶嵌虚设焊盘被形成于端子焊盘240之间的阻挡层65F中(也见附图5A)。端子焊盘240和虚设焊盘260可以由相同的双镶嵌工艺制造，通孔区域250由一种蚀刻工艺限定而焊盘区240和虚设焊盘260由另一种蚀刻工艺限定。虚设焊盘260不被电连接到端子焊盘240，以及并不一路经过电介质层200和205或者在不存在电介质层200的情况下并不一路经过电介质层205延伸到电介质布线层120。虚设焊盘260作用是提高用于形成阻挡层65F的CMP工艺的均匀性。
[0066] 回到附图2，如果只用一层阻挡层的话，厚度T2可以大到足以出现加工问题。比如，T1可以为大约8到大约10微米而T2可以为大约20到大约70微米。因此阻挡层65自身可以包含如下所述的两个或更多个阻挡层。
[0067] 附图9A为俯视图，而附图9B为通过附图9A的9B-9B线截取的横截面图，显示了用本发明第七实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图9B中，集成电路芯片50G包括阻挡层65G，该阻挡层65G包含下层阻挡层65A1和位于下层阻挡层65A1上的上层布线层65A2。下层阻挡层65A1包括端子焊盘210A，上层阻挡层65A2包括端子焊盘210B。每个端子焊盘210A与相应的端子焊盘210B电接触，并且每个端子焊盘210A与相应的布线/焊盘185电接触。阻挡层65A1和65A2与附图3B的阻挡层65A相似，而端子焊盘
210A和210B与附图3B的端子焊盘210相似。
[0068] 附图10A为俯视图，而附图10B为通过附图10A的10B-10B线截取的横截面图，显示了用本发明第八实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图10B中，集成电路芯片50H包括阻挡层65H，该阻挡层65H包含下层阻挡层65B1和位于下层阻挡层65B1上的上层布线层65B2。下层阻挡层65B1包括端子焊盘210A，上层阻挡层包括端子焊盘210B。下层阻挡层65B1包括屏蔽230A并且上层阻挡层65B2包括屏蔽230B。每个端子焊盘210A与相应的端子焊盘210B电接触，并且每个端子焊盘210A与相应的布线/焊盘
185电接触。阻挡层65B1和65B2与附图4B的阻挡层65B相似，端子焊盘210A和210B与附图4B的端子焊盘210相似，屏蔽230A与附图4B的屏蔽230相似。
[0069] 附图11A为俯视图而附图11B为通过附图11A的11B-11B线截取的横截面图，其显示了用根据本发明第九实施方案所述阿尔法粒子阻挡层制造的集成电路芯片。在附图11B中，集成电路芯片50I包括阻挡层65I，该阻挡层65I含下层阻挡层65C1和位于下层阻挡层65C1上的上层布线层65C2。下层阻挡层65C1包括端子焊盘210A和虚设焊盘235A，上层阻挡层65C2包括端子焊盘210B和虚设焊盘235B。每个端子焊盘210A与相应的端子焊盘210B电接触，并且每个端子焊盘210A与相应的布线/焊盘185电接触。阻挡层65C1和65C2与附图5B的阻挡层65C相似，端子焊盘210A和210B与附图5B的端子焊盘210相似，虚设焊盘235A和235B与附图5B的虚设焊盘235相似。
[0070] 附图12A为俯视图而附图12B为通过附图12A的12B-12B线截取的横截面图，其显示了用根据本发明第十实施方案所述阿尔法粒子阻挡层制造的集成电路芯片。在附图12B中，集成电路芯片50J包括阻挡层65J，该阻挡层65J含下层阻挡层65D1和位于下层阻挡层65D1上的上层布线层65D2。下层阻挡层65D1包括焊盘250A，上层阻挡层65D2包括焊盘
250B。每个端子焊盘250A与相应的端子焊盘250B电接触，并且每个端子焊盘250A与相应的布线/焊盘185电接触。阻挡层65D1和65D2与附图6B的阻挡层65D相似，并且端子焊盘240A和240B与附图6B的端子焊盘240相似。，
[0071] 附图13A为俯视图，附图13B为通过附图13A的13B-13B线截取的横截面图，其显示了用本发明第十一实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图13B中，集成电路芯片50K包括阻挡层65K，该阻挡层65K包含下层阻挡层65E1和位于下层阻挡层65E1上的上层布线层65E2。下层阻挡层65E1包括端子焊盘240A，上层阻挡层包括端子焊盘240B。下层阻挡层65E1包括屏蔽255A，上层阻挡层65E2包括屏蔽255B。每个端子焊盘240A与相应的端子焊盘240B电接触，并且每个端子焊盘240A与相应的布线/焊盘185电接触。阻挡层65E1和65E2与附图7B的阻挡层65E相似，端子焊盘240A和240B与附图
7B的端子焊盘240相似，屏蔽255A和255B与附图7B的屏蔽255相似。
[0072] 附图14A为俯视图，而附图14B为通过附图14A的14B-14B线截取的横截面图，其显示了用本发明第十二实施方案的阿尔法粒子阻挡层制造的集成电路芯片。在附图14B中，集成电路芯片50L包括阻挡层65L，该阻挡层65L包含下层阻挡层65F1和位于下层阻挡层65F1上的上层布线层65F2。下层阻挡层65F1包括端子焊盘240A和虚设焊盘260A，上层阻挡层包括端子焊盘240B和虚设焊盘260B。每个端子焊盘240A与相应的端子焊盘240B电接触，每个端子焊盘240A与相应的布线/焊盘185电接触。阻挡层65F1和65F2与附图8B的阻挡层65F相似，端子焊盘240A和240B与附图8B的端子焊盘240相似，虚设焊盘260A和260B与附图8B的虚设焊盘260相似。
[0073] 虽然本发明第七、第八、第九、第十、第十一和第十二实施方案显示了两个同样阻挡层的叠层，但是两个阻挡层可以不同并且可以使用本发明第一、第二、第三、第四、第五和第六实施方案的阻挡层的任意组合。同样地，如果堆叠三层或更多阻挡层，每层可以独立地包含根据本发明第一、第二、第三、第四、第五和第六实施方案所述的阻挡层。当堆叠多层阻挡层时，它们可以为相同的或者不同的厚度。然而，所有阻挡层的总厚度等于或大于T2(见附图2)。
[0074] 附图15A为俯视图，而附图15B为通过附图15A的15B-15B线截取的横截面图，其显示了可以被用于任何使用双镶嵌结构的本发明实施方案中的替代的通孔结构。使用双镶嵌结构的本发明实施方案的例子包括本发明的第七、第八、第九、第十、第十一和第十二实施方案。在附图15B中，非必需的第一电介质层300被形成于衬底305上，而在第一电介质层300上形成的是第二电介质层310。双镶嵌布线315包括布线区320和多个整体形成的通孔325。布线315包含非必需的导电衬垫330和核心导体335。
[0075] 附图16为横截面图，其显示了可供本发明所有实施方案使用的第一焊料突起结构。在附图16中，阻挡层340包括在电介质层350中的焊盘345。焊盘345包括非必需的导电衬垫355和核心导体360。在阻挡层340的顶上形成的是非必需的第一电介质层365。在第一电介质层365的顶上形成的是第二电介质层370。从第二电介质层370的顶面经过第一(如果有的话)和第二电介质层365和370到焊盘345的顶面385，形成通孔375。焊球限制
冶金(ball-limiting-metallurgy，BLM)390与焊盘345电接触并且与通孔375交迭(overlap)。焊料突起395与BLM 390电接触。
[0076] 在一个实例中，导电衬垫355包含Ta、TaN、Ti、TiN、W、WN、Ru或者它们的组合，核心导体360包含Cu、W、Al或者它们的组合。
[0077] 在一个实例中，第一电介质层365包含Si3N4、SiC、SiON、SiOC、SiCOH、PSiNx、SiC(N，H)或者它们的组合。
[0078] 在第一实例中，电介质层370包含SiO2、聚酰亚胺、有机硅酸盐玻璃、类金刚石碳或者它们的组合。在第二实例中，第二电介质层370包含低K(介电常数)材料，其例子包括但不限于HSQ、MSQ、聚苯撑低聚物、(SiOx(CH3)y)、有机硅酸盐玻璃(SiCOH)、多孔SiCOH、FSG或者它们的组合。在一个实例中，BLM 390包含Ni、W、Ti、Cr、Pt、Pd、Sn、Cu或它们的组合。
[0079] 在一个实例中，焊料突起395包含Pb或者Pb与Sn的混合物。
[0080] 附图17为横截面图，其显示了可供本发明所有实施方案使用的第二焊料突起结构。附图17与附图16相似。区别在于在通孔375中，在BLM 390、第一和第二电介质层365和370与焊盘345的顶面385之间形成了焊盘400。在一个实例中，焊盘400包含大约0.5到大约1.0微米厚的Al。
[0081] 附图18A到18F为横截面图，其显示了制造根据本发明实施方案所述的阿尔法粒子阻挡层的方法。在附图18A到18F中表示了双镶嵌工艺。在附图18A中，非必需的第一电介质层405被形成于衬底415的顶面410上，第二电介质层420被形成于第一电介质层405上。在附图18B中，从第二电介质层420的顶面425经过第二电介质层和第一电介质层405(如果有的话)到衬底415的顶面410形成了通孔开口425(或者单镶嵌工艺中的布线沟槽)。在附图18C中，沟槽430A和430B被形成于第二电介质层420中。沟槽430A和
430B不完全穿过第二电介质层420。沟槽430A贯穿通孔开口425。
[0082] 在步骤18D中，非必需的共形(conformal)第一导电层被沉积在第一(如果有的话)和第二电介质层405和420的所有暴露的表面上以及通孔开口425底部中暴露出的衬底415的顶面410的那些区域上。在附图18E中，第二导电层440被形成于第一导电层435(如果有的话)上。在一个实例中，通过先蒸
镀或沉积薄的金属晶种层(seedlayer)接着将更厚的金属层
电镀在晶种层上，来形成第二导电层440。第二导电层440厚到足以完全填充通孔开口425以及沟槽430A和430B。当核心导体包含Cu时可以使用该过程。在附图
18F中，已执行了CMP工艺来去除多余的第一导电层435(如果有的话)和第二导电层440，以形成具有顶面450的布线445和具有顶面460的布线455。布线445的顶面450和布线
455的顶面460与第二电介质层420的顶面465共平面。
[0083] 在单镶嵌工艺中，不执行附图18C中所示的步骤。当在附图18B中所示步骤之后执行附图18C中所示步骤时，该工艺被称为通孔优先双镶嵌工艺(via first dual damascene process)。当在附图18B中所示步骤之前执行附图18C中所示步骤时，该工艺被称为通孔其次双镶嵌工艺(via second dual damascene process)。
[0084] 附图19为表示用于确定本发明实施方案的阻挡层的T2加T1的厚度/金属体积百分比的方法的图。在附图19中，衬底500包括电路505，该电路505可能在被特定能量的阿尔法粒子冲击时遭遇软错误。在第一实例中，电路505包含电子存储器，其例子包括但不限于动态
随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、或者闪存。在第二实例中，电路505包含逻辑电路。衬底500被安装到封装510上。在该实例中，来自封装510(如果有的话)的阿尔法粒子没有穿透衬底500所以不会导致检测到软失败(soft fail)。电路505被布线520电连接到焊盘515。集成电路芯片515的焊盘515被丝焊530(或者任何其它合适的手段)连接到封装510上的焊盘525上。焊料连接应该被避免，除非使用不发射阿尔法粒子的焊料。封装510的焊盘525被连接到测试仪535。测试仪535将电源和测试图案(testpattern)供给到电子存储器505并监控电子存储器的软错误失败。
[0085] 在附图19中还安置有阿尔法粒子源540以将已知能量的阿尔法粒子通量(以及非必需地已知的通量密度)释放到集成电路芯片500尤其是电路505。在第一实例中，阿尔法源540包含Th、镅(Am)或者其它发射阿尔法粒子的
放射性材料。在第二实例中，阿尔法源540包含用加速器产生的可变能量阿尔法
粒子束。已知厚度的Cu、电介质、镀Cu的电介质、或镀电介质的Cu箔545中的一个或多个的不同组合被放置于阿尔法粒子源540和衬底500之间，以减弱阿尔法粒子的通量密度(并且如果厚度足够的话可以阻止阿尔法粒子到达电路505)。减弱程度可以由测试仪535所测量的电路505的软错误失败率的变化来测量。然后可以确定基于与附图1相似的图表或者仿真模型的阻挡层的T2的值(见附图2)和Cu体积百分比。
[0086] 替代地，当所述阿尔法粒子的通量被包含在小于电路505的粒子束中时，粒子束可以被扫描过电路505，并且将所述阻挡层的厚度和所述阻挡层中金属布线的所述体积百分比的组合测量为所述粒子束相对于所述测试仪上参考坐标的
位置的函数。
[0087] 附图20为表示用于确定本发明实施方案的阿尔法粒子阻挡层的厚度/金属体积百分比的替代方法的图。附图20与附图19相似，只是衬底500(见附图19)被替换成衬底550，测试仪535(见附图19)被替换成阿尔法粒子探测器570，并且没有封装510(见附图
19)或者布线530(见附图19)。阿尔法粒子源540、空孔555和探测器570被相互对准。探测器570可以为硅探测器、气体比例计数器、或者其它带电粒子探测器。空孔555被形成于衬底550中，当衬底550为SOI衬底时暴露出掩埋氧化层(BOX)560，或者当衬底550为比如体硅衬底时暴露出布线层565。
[0088] 一个或多个箔545被放置于阿尔法粒子源540和空孔555之间，任何通过空孔555(和箔545)的阿尔法粒子被记录为计数率(阿尔法粒子/秒)或者能量分布。然后可以确定基于与附图1相似的图表或者仿真模型的阻挡层的T2的值(见附图2)和铜体积百分比。还可以将箔545替换成实际的阻挡层。阻挡层可以被建构在独立于有源器件的硅衬底上，使得可以蚀刻掉硅而留下具有已知体积百分比Cu的已知厚度的独立式阻挡层。阿尔法粒子源540可以被替换成来自
粒子加速器的单能阿尔法粒子束。对于特定实施方案，通过将粒子束在阻挡层上扫描过并将穿过该层的粒子的透射和/或铜的体积比测量为粒子束/阻挡层位置的函数，尺寸＜1μm的阿尔法粒子的微束可以被用于测定阻挡层厚度的经验分布。
[0089] 替代地，当所述阿尔法粒子的通量被包含在小于空孔555的粒子束中时，粒子束可以被扫描过空孔555，以将所述阻挡层的厚度和所述布线层中金属布线的体积百分比的组合测量为粒子束相对于空孔555上参考坐标的位置的函数。
[0090] 作为附图19和20中所示和上文所述方法的替代方法，具有已知厚度和铜体积百分比的阻挡层的测试集成电路芯片(存储器或逻辑)，可以被安装在使用C4’s的陶瓷衬底上。然后，可以监控集成电路芯片上的电路由源自焊料或陶瓷载体的阿尔法粒子所引起的软错误扰乱。
[0091] 作为附图19和20中所示和上文所述方法的又一替代方法，当所述阿尔法粒子的通量被包含在比包括阻挡层的集成电路芯片小的粒子束中时，粒子束可以被扫描过集成电路芯片，并且将所述阻挡层的厚度和所述阻挡层中金属布线的所述体积百分比的组合测量为所述粒子束相对于所述集成电路上的参考坐标的位置的函数。
[0092] 附图21为流程图，显示了设计本发明实施方案的阿尔法粒子阻挡层的方法。在步骤560中，
选定集成电路设计和要被阻止在离阻挡层顶面某一距离的最高的阿尔法粒子能量。在步骤565中，确定阻挡层的设计是要被经验地确定还是被物理地确定。如果在步骤565中确定经验地确定阻挡层的设计，那么方法前进到步骤570。在步骤570中，判定是否只要使用阻挡层的厚度和金属体积/百分比来阻止阿尔法粒子。如果只要使用阻挡层阻止阿尔法粒子，那么方法前进到步骤575，否则前进到步骤580。在步骤575中，可以使用如上文参考附图19或附图20所述的两种方法。在第一种方法中，具有电子存储器的测试集成电路被用最少数量的布线层(布线层中的布线可以为低Z金属)来制备，并在如附图19中所示和上文所述的装置中被测试。在第二种方法中，从背侧到BOX(或者到第一布线层)的硅被去除了的测试集成电路被用最少数量的布线层(布线层中的布线可以为低Z金属)来制备，并在如附图20中所示和上文所述的装置中被测试。然后，方法前进到步骤585。如果在步骤570中，确定了使用阻挡层的厚度和金属体积/百分比以及集成电路的普通布线层来阻止阿尔法粒子，那么之后在步骤580中，具有电子存储器的测试集成电路被制造，相同或类似数量的具有相同或类似厚度和金属体积百分比的布线层被制造，并在如附图19中所示和上文所述的装置中被测试。然后方法前进到步骤585。
[0093] 回到步骤565，如果确定不经验地确定阻挡层的设计，那么方法前进到步骤590。在步骤590中，判定是否只要使用阻挡层的厚度和金属体积/百分比来阻止阿尔法粒子。
如果只要使用阻挡层阻止阿尔法粒子，那么方法前进到步骤595，否则前进到步骤595。
在步骤595中，执行仿真或者查表(见附图1)，并结合阻挡层的设计基本准则(design ground-rule)来计算用于阻挡层的厚度和金属体积百分比。然后方法前进到步骤585。如果在步骤590中，确定了使用阻挡层的厚度和金属体积/百分比以及集成电路的普通布线层来阻止阿尔法粒子，那么之后在步骤600中，执行仿真或者查表(见附图1)，并结合阻挡层的设计基本准则并考虑普通布线层的厚度和金属体积百分比来计算用于阻挡层的厚度和金属体积百分比。然后方法前进到步骤585。
[0094] 在步骤585中，设计阻挡层。可用的厚度和金属体积百分比有很多种可能组合。在阻挡层设计的产生中要考虑到布线层基本准则、成本、成品率和其它需要考虑的事项。可能希望在确定能阻止阿尔法粒子的
基础上加上厚度和/或金属体积百分比的余量。然后方法前进到步骤605。在步骤605中，决定是否要调整设计。如果决定重新评估设计，那么方法回到步骤560，否则方法前进到非必需的步骤610。在从步骤560到步骤585的第二次和任何后续循环上，可以改变一个或多个设计参数，诸如阻挡层厚度、布线层厚度、阻挡层或布线层中金属的体积百分比、阻挡层或布线层数量、阻挡层或布线层的化学成分。该循环可以被执行所需的次数直到得到可接受的设计。
[0095] 在非必需的步骤610中，实际的阻挡层设计可以由仿真建模或者使用附图19或附图20中没有箔545的装置(见附图19或附图20)的实际测试来测试。
[0096] 上述方法被用在集成电路芯片的制造中。所得集成电路芯片可以被制造者以原始晶片形式(即，具有多个未封装芯片的单个晶片)、以裸芯片(bare die)、或者以封装的形式来分配。在后一种情况中，芯片被安装在单芯片封装中(诸如具有引线其被固定到母板(motherboard)或其它更高级别的载体上的塑料载体)或者多芯片封装中(诸如具有表面互连或埋层互连(buried interconnection)之一或两者的陶瓷载体)。无论何种情况，芯片在随后与其它芯片、分立电路元件、和/或其它
信号处理器件一起被集成为(a)诸如母板的半成品、或者(b)最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具和其它低端应用到具有显示器、
键盘或其它输入设备、和
中央处理器的高级计算机产品。
[0097] 这样，本发明的多种实施方案提供了减少集成电路中软错误率的方法和结构。
[0098] 以上给出了本发明实施方案的描述以用于理解本发明。应理解本发明并不局限于文中描述的具体实施方案，而是可以有不离开本发明范围的各种
修改、重组(rearrangement)和置换(substitution)，这对本领域技术人员是明显的。因此，所附的权利要求
覆盖在本发明的实质精神和范围内的所有这样的修改和变化。
