控制器
阅读：989发布：2020-05-16
专利汇可以提供控制器专利检索，专利查询，专利分析的服务。并且本 发明 提供 控制器 。根据实施方式，控制器具备生成部和作成部。生成部基于表示形成ECC（纠错码） 帧 的多个比特的各个的读出等级的读出数据和译码了的ECC帧，按形成译码了的ECC帧的每个比特对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵。作成部，基于信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，从而作成表。，下面是控制器专利的具体信息内容。
1.一种控制器，其中，具备：
译码器，其从非易失性半导体存储器输入第1读出数据，按照第1表将所述第1读出数据转换成第1似然度信息，得到通过利用所述第1似然度信息进行译码而译码了的第1ECC帧，所述第1读出数据表示形成第1ECC帧的多个比特的各个的读出等级；
生成部，其基于所述第1读出数据和所述译码了的第1ECC帧，按形成所述译码了的第
1ECC帧的每个比特，对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵；和
作成部，其基于所述信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，从而作成第2表。
2.根据权利要求1所述的控制器，其中，
所述译码器，从所述非易失性半导体存储器输入第2读出数据，按照所述第2表将所述第2读出数据转换成第2似然度信息，得到通过利用所述第2似然度信息进行译码而译码了的第2ECC帧，所述第2读出数据表示形成不同于所述第1ECC帧的第2ECC帧的多个比特的各个的读出等级。
3.根据权利要求2所述的控制器，其中，
所述第1ECC帧存储在与所述第2ECC帧相同的页中。
4.根据权利要求2所述的控制器，其中，
所述第1ECC帧存储在与所述第2ECC帧相同的区块中。
5.根据权利要求2所述的控制器，其中，
所述第1ECC帧存储在与所述第2ECC帧相同的字线中。
6.根据权利要求1所述的控制器，其中，
所述译码器，在与所述第1ECC帧不同的第2ECC帧的译码失败时，从所述非易失性半导体存储器输入所述第1读出数据，按照所述第1表将所述第1读出数据转换成所述第1似然度信息，得到通过利用所述第1似然度信息进行译码而译码了的第1ECC帧。
7.根据权利要求1所述的控制器，其中，
所述译码器，在与所述第1ECC帧不同的第2ECC帧的存储区域中的Ｗ／Ｅ次数达到阈值时，从所述非易失性半导体存储器输入所述第1读出数据，按照所述第1表将所述第1读出数据转换成所述第1似然度信息，得到通过利用所述第1似然度信息进行译码而译码了的第1ECC帧。
8.根据权利要求1所述的控制器，其中，
所述译码器，在对于不同于所述第1ECC帧的第2ECC帧的存储区域执行Vth跟踪时，从所述非易失性半导体存储器输入所述第1读出数据，按照所述第1表将所述第1读出数据转换成所述第1似然度信息，得到通过利用所述第1似然度信息进行译码而译码了的第
1ECC帧。
9.根据权利要求1所述的控制器，其中，
所述作成部按固件安装。
10.一种控制器，其中，具备：
生成部，其从非易失性半导体存储器输入第1读出数据，基于所述第1读出数据与第
1ECC帧，按形成所述第1ECC帧的每个比特对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵，所述第1读出数据表示形成与已知数据相当的所述第1ECC帧的多个比特的各个的读出等级；和
作成部，其基于所述信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，从而作成第1表。
11.根据权利要求10所述的控制器，其中，
还具备译码器，该译码器从所述非易失性半导体存储器输入第2读出数据，按照所述第1表将所述第2读出数据转换成第1似然度信息，得到通过利用所述第1似然度信息进行译码而译码了的第2ECC帧，所述第2读出数据表示形成不同于所述第1ECC帧的第2ECC帧的多个比特的各个的读出等级。
控制器
技术领域
背景技术
[0002] 从非易失性半导体存储器读出的读出数据，通常是按照被称为LLR表的事先作成的表被向对数似然比（LLR;Log-Likelihood Ratio）转换并进行纠错。写入数据（即正确比特值）相对于读出数据的似然度，依存于该读出数据的存储区域受到的应力而变化。
[0003] 即使事先作成了针对多个代表性的应力（例如，PD（Program Disturb，编程干扰）、DR（Data Retention，数据保持）、RD（Read Disturb，读取干扰）等）最佳化了的多个LLR表，仍然难以应对非易失性半导体存储器的存储器单元有可能承受的各种各样的应力的全部。即，即使事先作成多个LLR表，仍有可能在一部分预料之外的应力（例如，DR应力与RD应力的复合应力）之下无法抑制纠错能力的劣化。发明内容
[0004] 本发明的实施方式提供能够将读出数据稳定地转换成适当的似然度信息以进行纠错的非易失性半导体存储器的控制器。
[0005] 根据实施方式，控制器具备译码器、生成部和作成部。译码器，从非易失性半导体存储器输入表示形成第1ECC（纠错码）帧的多个比特的各个的读出等级的第1读出数据，按照第1表将第1读出数据转换成第1似然度信息，得到通过利用第1似然度信息进行译码而译码了的第1ECC帧。生成部，基于第1读出数据和译码了的第1ECC帧，按形成译码了的第1ECC帧的每个比特对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵。作成部，基于信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，由此作成第2表。
[0007] 图1是对第1实施方式涉及的控制器进行例示的框图。
[0008] 图2是对来自于非易失性半导体存储器的低页的读出数据进行例示的图。
[0009] 图3是对低页的信道矩阵进行例示的表。
[0010] 图4是对用于参照图3的信道矩阵的要素的2维排列进行例示的表。
[0011] 图5是Vth跟踪失败对LLR造成的影响的说明图。
[0012] 图6是在执行DLE（Dynamic LLR Estimation，动态对数似然比估算）时优先译码的LDPC（Low Density Parity Check，低密度奇偶校验）帧的说明图。
[0013] 图7是对由图1的控制器所进行的LDPC帧的译码工作进行例示的流程图。
[0014] 图8是对图1的控制器的追加的DLE的执行条件进行例示的流程图。
具体实施方式
[0015] 下面，一边参照附图一边进行实施方式的说明。此外，下面对与已说明的要素相同或者类似的要素标注相同或者类似的附图标记，基本省略重复的说明。
[0016] （第1实施方式）
[0017] 第1实施方式涉及的控制器100，如图1所例示的那样，具备译码器101、信道矩阵生成部102和固件103。控制器100读出NAND存储器110中存储的数据，纠正读出数据所含的错误。此外，控制器100也可以具备例如对数据进行纠错编码化的功能、在NAND存储器110中写入纠错代码化了的数据（即，ECC（Error Correction Code，纠错码）帧）的功能等。
[0018] 译码器101从NAND存储器110以ECC帧为单位而输入读出数据。读出数据，不仅包括关于形成ECC帧的多个比特的各个的硬判定比特值、而且包括关于这些多个比特的各个的多个（例如3个）软判定比特值。如果换言之，则读出数据表示形成ECC帧的多个比特的各个的读出等级。在下面的说明中，ECC帧设为LDPC帧。而且，ECC帧也可以分离在多个芯片（多个信道矩阵）上。此外，译码器101也可以经由没有图示的NAND接口输入读出数据。
[0019] 这里，如图2所例示的那样，根据所谓2-3-2码这一方式，用2个阈值电压读出低页（即，在存储器单元中存储的最下位比特）。具体而言，如果相对于写入电压按升序分配Er、A、B、C、D、E、F以及G这8个等级进行说明，则在写入比特值为“XY1”（这里，X和Y指的是“0”或“1”）的情况下，写入电压存在于Er或E～G中的任意一个，在写入比特值为“XY0”的情况下，写入电压存在于B～D。
[0020] 因此，能够用Er与A的边界的阈值电压VA和D与E的边界的阈值电压VE，对低页进行读出。利用了阈值电压VA的读出结果被称为ARead，利用了阈值电压VE的读出结果被称为ERead。而且，通过ARead与ERead的ENOR运算，得到低页的硬判定比特（HBRead）（参照图2的“低”）。
[0021] 另外，通过利用比阈值电压VA高2级的阈值电压VA+2ΔR以及低2级的阈值电压VA-2ΔR还有比阈值电压VE高2级的阈值电压VE+2ΔR和低2级的阈值电压VE-2ΔR所得的读出结果的ENOR运算，得到一个低页的软判定比特（参照图2的“ENOR（SB1）”）。
[0022] 而且，通过利用比阈值电压VA高3级的阈值电压VA+3ΔR、低3级的阈值电压VA-3ΔR、高1级的阈值电压VA+ΔR以及低1级的阈值电压VA-ΔR、还有比阈值电压VE高3级的阈值电压VE+3ΔR、低3级的阈值电压VE-3ΔR、高1级的阈值电压VE+ΔR和低1级的阈值电压VE-ΔR所得的读出结果的ENOR运算，得到一个低页软判定比特（参照图2的“ENOR3（SB2）”）。利用C与D的边界的阈值电压VC所得的读出结果也还是一个低页的软判定比特（参照图2的“CRead（SB3）”）。
[0023] “CRead（SB3）”、“ENOR3（SB2）”、“ENOR（SB1）”以及“Lower”这4个比特，用作表示相对应的读出等级（RD）的索引（index）（参照图2的“索引”）。例如，“15”（＝1111）这一索引表示最低的读出等级“0”（即，VA-3ΔR以下）。另一方面，“7”（＝0111）这一索引表示最高的读出等级“15”（即，VE＋3ΔR以上）。
[0024] 译码器101按照由固件103设定的表将读出数据转换成似然度信息。在下面的说明中，将似然度信息设为LLR，将表设为LLR表（即，读出数据与LLR相对应的表）。
[0025] 译码器101使用LLR反复进行译码。如果LDPC帧的译码成功，则译码器101也可以将译码了的LDPC帧向例如未图示的信息处理部输出。另外，译码器101在DLE执行时将译码成功了的LDPC帧向信道矩阵生成部102输出。
[0026] 信道矩阵生成部102，在DLE执行时，从译码器101输入译码成功了的1以上的LDPC帧，从NAND存储器110（或者经由未图示的NAND接口）输入与该LDPC帧对应的读出数据。
[0027] 信道矩阵生成部102，在DLE执行时，按形成输入的LDPC帧的每个比特检测正确比特值以及读出等级（或者上述的索引）。如果参照译码了的LDPC帧的比特值，则能够对正确比特值进行检测。信道矩阵生成部102通过对正确比特值与读出等级的组合的出现次数进行计数，生成信道矩阵。信道矩阵生成部102将信道矩阵向固件103输出。
[0028] 具体而言，信道矩阵生成部102，关于2-3-2码方式的低页能够生成图3所例示的信道矩阵。图3的矩阵大小为2行×16列。行表示正确比特值，列表示与读出等级相对应的索引。例如，如果输入的LDPC帧中的某一比特的正确比特值为“1”且读出等级的索引为“1111”，则信道矩阵生成部102将信道矩阵的第1行第1列的要素的计数加一。
[0029] 固件103在DLE的执行时从信道矩阵生成部102输入信道矩阵。固件103基于信道矩阵而作成LLR表。固件103根据需要在译码器101中设定作成了的LLR表。此外，固件103也可以改称为表作成部103。而且，表作成部103也可以以硬件方式来安装以取代固件。
[0030] 具体而言，固件103通过基于信道矩阵以统计的方式算出每个读出等级的正确比特值的似然度（具体而言，为LLR），作成LLR表。例如如果通过图4所例示的2维排列参照图3的信道矩阵的各要素来说明，则固件103能够通过下面的数式（1）以统计的方式算出每个读出等级（RD＝0、···、15）的正确比特值的LLR。
[0031]
[0032] 此外，固件103并非必须严密地对数式（1）进行运算。例如，因为Ln[0]和Ln[∞]不能进行数值计算，所以固件103，如果在信道矩阵中有“0”这一要素，则也可以在将其置换成例如“1”等绝对值小的自然数后对数式（1）进行运算。另外，在LLR[RD]的绝对值非常大的情况下，固件103也可以根据需要进行例如缩放（scaling）处理、限幅处理等。例如，固件103也可以将LLR[RD]收敛为系统或电路结构所容许的范围的值。
[0033] 而且，理论上还能够得到LLR＝0这一计算结果，但是如果LLR＝0过多，则可能会对译码器101的工作造成障碍。因此，固件103，在通过数式（1）算出LLR[RD]＝0的情况下，也可以将LLR[RD]置换成例如“1”或者“-1”等绝对值小的整数而作成LLR表。例如，固件103，如果0≤LLR[RD]＜1则也可以将该LLR[RD]取整为1，如果-1＜LLR[RD]＜0则也可以将该LLR[RD]取整为－1。
[0034] 控制器100典型地，在LDPC帧的译码失败了的情况下，根据需要执行DLE。这里，译码失败了的LDPC帧的正确比特值是未知的，所以不能基于该LDPC帧作成LLR。但是，任意存储器单元承受的应力，类似于地理位置接近的其他存储器单元承受的应力的可能性高。即，任意存储器单元的Vth分布，能够根据地理位置接近的其他存储器单元的Vth分布而进行近似。因此，译码器101，优选，优先对在与译码失败了的LDPC帧地理位置接近的区域中存储的其他LDPC帧进行译码。
[0035] 例如，设为图6所示的区块Ｂ的字线1的帧1（其被称为关注LDPC帧）的译码失败。此时，译码器101，也可以将区块Ｂ的字线1的帧0、帧2或帧3（即，存储在与关注LDPC帧同一页中的其他LDPC帧），与在不同页存储的LDPC帧相比优先地进行译码。
[0036] 另外，译码器101，也可以将区块Ｂ的任意其他帧（即，存储于与关注LDPC帧同一区块中的其他LDPC帧）还有字线1的任意其他帧（即，存储在与关注LDPC帧同一字线中的其他LDPC帧），与在不同区块以及不同字线存储的LDPC帧相比，优先地进行译码。
[0037] 而且，译码器101，也可以将存储在与关注LDPC帧同一平面中的其他LDPC帧，与存储在不同平面中的LDPC帧相比，优先地进行译码。此外，在承受与关注LDPC帧相类似的应力的区域能够根据地理条件以外的要素而确定的情况下，译码器101也可以与该区域的地理条件无关地优先对在该区域存储的其他LDPC帧进行译码。
[0038] 控制器100在例如图7所示的译码工作中根据需要执行DLE。图7的译码工作是用于对形成任意1个BCH帧的全部4个LDPC帧进行译码的工作。
[0039] 首先，译码器101对形成对象的BCH帧的4个LDPC帧的各个反复进行译码（步骤S201）。具体而言，译码器101，关于4个LDPC帧的各个输入相对应的读出数据，按照由固件103设定的LLR表将读出数据转换成LLR，使用LLR反复进行译码。在步骤S201后，处理进行到步骤S202。
[0040] 在步骤S202中，如果译码器101成功进行了所有LDPC帧的译码，则处理结束。另一方面，在步骤S202中，如果译码器101在至少一个LDPC帧的译码上失败了，则处理进行到步骤S203。
[0041] 在步骤S203中，如果译码器101在所有LDPC帧的译码上都失败了，则处理进行到步骤S204。另一方面，在步骤S203中，如果译码器101在至少1个LDPC帧的译码上成功了，则处理进行到步骤S205。
[0042] 在步骤S204中，控制器100执行DLE。但是，形成对象BCH帧的全部LDPC帧的译码失败，所以需要基于形成其他BCH帧的1个以上的LDPC帧来作成LLR表。因此，译码器101对形成其他BCH帧的1个以上的LDPC帧进行译码。信道矩阵生成部102，按译码成功了的1个以上的LDPC帧的每个比特，对正确比特值以及读出等级的组合的出现次数进行计数，从而生成信道矩阵。固件103通过基于信道矩阵以统计方式算出每个读出等级的正确比特值的LLR，作成LLR表。在步骤S204后，处理进行到步骤S206。
[0043] 在步骤S205中，控制器100也执行DLE。但是，与步骤S204不同，1个以上的LDPC帧的译码成功，所以能够基于该LDPC帧作成LLR表。或者，也可以取代步骤S205而进行与上述步骤S204相同或者类似的处理。不管怎样，信道矩阵生成部102，都按译码成功的1个以上的LDPC帧的每个比特，对正确比特值以及读出等级的组合的出现次数进行计数从而生成信道矩阵。固件103，通过基于信道矩阵以统计方式算出每个读出等级的正确比特值的LLR，作成LLR表。在步骤S205后，处理进行到步骤S206。
[0044] 在步骤S206中，译码器101按照通过在步骤S204或者步骤S205中执行了的DLE而作成的LLR，对译码失败了的LDPC帧（关注LDPC帧）进行再译码。在步骤S206之后，处理进行到步骤S202。
[0045] 此外，在步骤S204或者步骤S205历经多次执行的情况下，也可以基于与过去所参照的LDPC帧不同的LDPC帧来作成LLR表。
[0046] 根据图7的工作例，在LDPC帧的译码失败了的情况下执行DLE。但是，为了预防LDPC帧的译码失败，也可以在特定条件下追加执行DLE。
[0047] 例如如图8所示那样，在W/E次数达到了阈值的情况下（步骤S301）、或者在LDPC译码的合计失败次数达到了阈值的情况下（步骤S302），也可以执行DLE（步骤S303）。此外，步骤S302中涉及的LDPC译码的合计失败次数设为：在LDPC译码失败但BCH译码成功的情况（即，不根据图7的工作例执行DLE的情况）下计数所得的次数。
[0048] 而且，例如在反复译码的试行次数达到了阈值的情况、执行Vth跟踪的情况等时，也可以执行DLE。这里，所谓Vth跟踪指的是：为了使来自于Vth分布大幅偏离的存储器单元（例如，较强地承受DR应力的存储器单元）的读出数据所含的错误最小化，以相邻的Vth分布彼此相交叉的边界值为目标而调整阈值电压的处理。如果执行Vth跟踪，则读出所用的阈值电压会移位。理想的是，像图5所例示的那样，将阈值电压设定成相邻的Vth分布彼此相交叉的边界值（即，最佳值）。而且，一般来说，事先作成的LLR表，以在某一应力下设定大致最佳的阈值电压为前提。因此，如果Vth跟踪成功，则能够通过LLR表导出与实际值接近的LLR。
[0049] 另一方面，如果Vth跟踪失败，则阈值电压被从边界值偏离地设定。例如，如果阈值电压被设定得向比边界值高的高电压侧偏离，与图5的读出等级Ａ相对应的LLR应该变为负值（正确比特值＝1的概率比正确比特值＝0的概率高）。但是，根据图5的例子，最佳化了的LLR表将读出等级Ａ转换成正的LLR（正确比特值＝0的概率比正确比特值＝1的概率高）。即，如果Vth跟踪失败，则特别是与边界值附近的读出等级相对应的LLR的符号相对于实际值容易相反。
[0050] 因此，通过在进行Vth跟踪的情况下预先执行DLE，能够作成不管Vth跟踪是否成功都能够将读出等级转换成接近实际值的LLR的LLR表。即，能够抑制由于Vth跟踪失败导致的译码器101的纠错能力的劣化。
[0051] 如以上说明地那样，第1实施方式涉及的控制器，在DLE的执行时，生成信道矩阵，并基于该信道矩阵以统计方式算出每个读出等级的正确比特值的LLR，从而作成LLR表。该控制器，优先参照在承受与关注LDPC帧相类似的应力的可能性高的区域所存储的译码成功了的LDPC帧而生成信道矩阵。因此，根据该控制器，能够动态地作成与关注LDPC帧的存储区域所承受的应力相适应的LLR表。即，根据该控制器，不管关注LDPC帧的存储区域所承受的应力怎样，都能够稳定地将读出数据转换成适当的似然度信息进行纠错。
[0052] 此外，在本实施方式中，为了生成信道矩阵而参照译码成功了的LDPC帧，但是也可以进一步有条件地参照译码失败了的LDPC帧。具体而言，如果译码结束时对于某一LDPC帧的NG集合数为阈值（例如10）以下，就可以参照该LDPC帧来生成信道矩阵。该阈值也可以基于在LDPC帧的反复译码中使用的奇偶校验矩阵中具备的局部结构（trapping set，陷阱集）来确定。
[0053] （第2实施方式）
[0054] 第2实施方式涉及的控制器，与上述第1实施方式涉及的控制器相比在涉及DLE的工作上不同。具体而言，第1实施方式涉及的控制器，在DLE的执行时基于译码成功了的1个以上的LDPC帧而生成信道矩阵。本实施方式涉及的控制器不需要伴随DLE的执行而进行译码。具体而言，本实施方式涉及的控制器基于与已知的数据相当的1个以上的LDPC帧（下面称为已知的LDPC帧）而生成信道矩阵。
[0055] 第2实施方式涉及的控制器100，如图1所例示的那样，具备译码器101、信道矩阵生成部102和固件103。控制器100将在NAND存储器110中存储的数据读出，对读出数据所含的错误进行纠错。
[0056] 信道矩阵生成部102在DLE的执行时，从NAND存储器110（或者经由未图示的NAND接口）输入与1个以上的已知的LDPC帧相对应的读出数据。
[0057] 此外，已知的LDPC帧既可以在DLE开始前写入NAND存储器110的一部分存储区域，也可以在DLE开始后写入NAND存储器110的一部分存储区域。已知的LDPC帧的存储区域，优选，承受与关注LDPC帧的存储区域相类似的应力。
[0058] 信道矩阵生成部102，在DLE的执行时，按形成已知的LDPC帧的每个比特，检测正确比特值以及读出等级。如果参照已知的LDPC帧的比特值则能够检测正确比特值。信道矩阵生成部102通过对正确比特值与读出等级的组合的出现次数进行计数，来生成信道矩阵。信道矩阵生成部102将信道矩阵向固件103输出。
[0059] 此外，也可以取代已知的LDPC帧，使用与已知数据相当的页数据。另外，在DLE的执行时读出的已知的LDPC帧的数量，也可以与NAND存储器110的读出单位统一。而且，基于已知的LDPC帧作成的LLR，既可以以页为单位应用，也可以以区块为单位应用，还可以以平面为单位应用。
[0060] 如以上说明地那样，第2实施方式涉及的控制器，在DLE的执行时，生成信道矩阵，基于该信道矩阵以统计方式算出每个读出等级的正确比特值的LLR而作成LLR表。该控制器，优先参照在承受与关注LDPC帧相类似的应力的可能性高的区域所存储的已知的LDPC帧来生成信道矩阵。因此，根据该控制器，能够不需要进行关注LDPC帧以外的LDPC帧的译码地得到与第1实施方式相同或者类似的效果。
[0061] 上述各实施方式的处理，能够通过将通用计算机作为基本硬件使用来实现。实现上述各实施方式的处理的程序，也可以存储在能够通过计算机进行读取的存储介质中地提供。程序作为可安装形式的文件或者可执行形式的文件存储在存储介质中。作为存储介质为磁盘、光盘（CD-ROM、CD-R、DVD等）、光磁盘（MO等）、半导体存储器等。存储介质，只要能够存储程序且计算机能够读取，可以是任何介质。另外，也可以将实现上述各实施方式的处理的程序存储在连接于互联网等网络的计算机（服务器）中，经由网络而下载到计算机（客户端）。
[0062] 说明了本发明的几个实施方式，但是这些实施方式是作为例子而提出的，不用于限定发明的范围。这些新实施方式，能够以其他各种各样的方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换和变更。这些实施方式和/或它们的变形包含于发明的范围和/或主旨内，并且包含于技术方案所记载的发明和其等同范围内。
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