近年来，集群服务器技术成为应对网络访问量指数增长的高性价比解决方 案。集群服务器中的网络访问请求分配器是连接客户与服务器的关键设备，对 外提供统一的网络IP，屏蔽集群系统的内部细节；对内负责接收、转发用户请 求和确认信息，合理地将请求流分布到集群服务器中，使系统保持最高工作效 率。目前，大多数集群服务器系统中使用的分配器设备有两种：一是专用的分 配器设备，类似于交换机和路由器设备，由于有专用硬件电路支持，其性能好、 可靠性高，但价格比较昂贵；二是利用普通的计算机作为分配器使用，其价格 相对便宜，但性能和可靠性等不如专用设备。
实用新型内容
本实用新型针对上述问题，提供一种嵌入式网络请求访问分配器。
为达到上述目的，本实用新型提供的技术方案是：一种网络请求访问分配 器，包括微处理器，以微处理器为核心扩展设置以太网接口部分、串口、同步 动态存储器(SDRAM)和闪存(FLASH)，上述扩展设置的部件分别与微处理器以 双向通信方式连接。
而且，所述微处理器采用SAMSUNG公司的S3C2501芯片。
而且，所述以太网接口部分包括两个以太网接口模块。
而且，所述以太网接口模块包括以太网控制器和接口芯片。
该分配器通过嵌入微内核操作系统和控制程序后的微处理器控制网络请求 访问分配，功能单一、运行效率高；由于采用集成度高的专用芯片，外围电路 简单，在增加系统性能的同时，提高了系统的可靠性和稳定性；当前，嵌入式 技术发展迅速，其设备造价便宜，有利于降低服务器集群技术应用成本。
附图说明
图1是本实用新型电路原理图；
图2是本实用新型中的微处理器的电路图；
图3是本实用新型中以太网接口芯片的电路图；
图4是本实用新型中通信串口的电路图；
图5是本实用新型中Flash存储器的电路图；
图6是本实用新型中SDRAM的电路图；
图7～10分别是图2的左上、左下、右上、右下的局部放大图。
下面结合附图1～9及具体实施例，对本实用新型作进一步详细的描述。本 实用新型提供一种网络请求访问分配器，包括微处理器1，以微处理器1为核心 扩展设置以太网接口部分2、串口3、同步动态存储器(SDRAM)4和闪存(FLASH) 5，上述扩展设置的部件分别与微处理器1以双向通信方式连接。其中，微处理 器1运行访问请求接收、转发、调度等应用程序，以及整个系统控制的操作平 台，是分配器的核心单元；以太网接口部分2设置两个接口模块，分别提供对 外和对内的物理及链路级连接；与PC机连接的串口3提供分配器与普通计算机 的通信接口，方便将编译好的程序录入和进行程序调式操作；系统闪存5提供 操作系统内核以及应用程序的存储，具有擦除和“烧”写功能；同步动态存储 器4提供程序执行的运行空间，具有存取速率高、存储空间大、价格便宜等特 点。
参见图1、6、7、8、9，本实用新型的微处理器1最好采用SAMSUNG公司的 S3C2501芯片U1。这款微处理器是内嵌ARM940T的IP核，基于RISC(Reduced Instruction Set Computer，精简指令集计算机)的32位处理器，其主时钟9频 率为166MHZ。除了IP核，这款微处理器内部还包括总线控制器，2个以太网控 制器，36个32位可编程的定时器，64个可编程的输入/输出(I/O)端口， 中断控制器，存储器控制器等多种系统配置。这个高度集成的微处理器可节约 大量系统成本，并较其它32位微控制器有更强壮的性能。它支持的JTAG(联合 测试行动小组，一种国际标准测试协议)边界扫描可于应用程序系统测试，图8 左下角的P3即为JTAG接口。经过一个10MHz的晶振U7与U1的XCLK引脚相连， 在图9中还利用RP21和RP22两个电阻来降低反射，增强整个系统的抗干扰能力。 由于U1内部集成了2个以太网控制器，所以，这款处理器非常适合做网络方面 的应用。在ARM处理器内部共有37个寄存器，分成若干个组(Bank)，这些寄存 器包括31个通用寄存器核、6个状态寄存器。这些寄存器对本实用新型产品软 硬件的正常工作起着很重要的作用。在系统加电启动时，所有的Bank地址都会 按其默认值来初始化。
为了方便具体实施，本说明书提供S3C2501芯片的引脚资料以便进行具体 的电路连接。
XDATA0~XDATA31为处理器的32根数据线，对应的处理器引脚标识符分别 为：J18，J17，H20，H19，H18，G20，G19，F20，G18，F19，E20，G17，F18，E19，D20，E18，D 19，C20，E17，D18，C19，B20，C18，B19，A20，A19，B18，B17，C17，D16，A18，A17，通过 数据总线与其他部分相连；
ADDR0~ADDR23为处理器的24根地址线，对应的处理器引脚标识符分别为： C16，B16，A16，C15，D14，B15，A15，C14，B14，A14，C13，B13，A13，D12，C12，B12，A12， B11，C11，A11，A10，B10，C10，D10，通过地址总线与其他部分相连；
处理器的供电部分有两种电压1.8V(VDD_18)和3.3V(VDD_33)，电路图中的 VSS为接地引脚，对应的引脚表示分别为：A1，J9，J10，J11，J12，K9，K10， K11，K12，L9，L10，L11，L12，M9，M10，M11，M12，N17，N4，U8，U13，U17， Y17，D17，H17，D13，D4，H4，L4，P1；
处理器还有很多方便用户应用扩展的针插接口，一共是64根，p0~p63。在处 理器引脚上还有TIME0~TIME5共6个定时器，引脚标识分别是：W15，Y16，U14， V15，W16，V16；
处理器上的RXD_0[0]~RXD_0[3]、RXD_1[]~RXD_1[3]、TXD_0[0]~TXD_0[3] 以及TXD_1[0]~TXD_1[3]分别代表两组收发信号线。其中RXD为接收信号线，TXD 为发发信号线，分别与以太网控制器相连；
INTREQ0~INTREQ5为处理器的6个系统中断控制。
为了支持多装置并联操作，本实用新型以太网接口部分2包括两个单向转 发的以太网接口模块，以便分别提供对外和对内的物理及链路级的连接。
为了完成以太网的网络通信，所述以太网接口模块包括以太网控制器和接 口芯片。接口芯片提供数据通信的物理层通道，以太网控制器负责发送和接受 数据包。
本实用新型所用的S3C2501微处理器内部集成了两个10/100Mbps的以太网 MAC(介质访问控制子层)控制器，支持媒体独立接口(Media Independent Interface，MII)和带缓冲的直接存储器存取(DMA)接口(Buffered DMA Interface，BDI)，可在半双工或者全双工模式下提供10/100Mbps的以太网接入。 在半双工模式下，控制器支持CSMA/CD(载波监听多路访问/避免冲突)协议； 在全双工模式下支持IEEE802.3MAC控制层协议(IEEE802.3是CSMA/CD访问方 法及物理层规定标准)。参见图3，在以太网的接口芯片设计部分，采用台湾威 盛公司的VT6103以太网PHY物理层芯片U2，支持高速的10/100M网络接口，为 了降低反射，增强电路板的抗干扰性能，芯片外围采用22欧姆的电阻，另外RP1 和RP2分别为33欧姆和10K欧姆的电阻。P2为10/100M以太网RJ45接口，芯片 的RX+、RX-、TX+、TX-分别与RJ45的对应引脚相连，D1、D2为以太网状态指 示灯，用来指示当前以太网状态。由于有分别对内和对外的两个接口模块，需要 两块相同的接口芯片，说明书附图举出其一，另一从略。为了便于实施，更具 体的连接关系可以是：U2的接收引脚(PHYAD0/RXD0～PHYAD3/RXD3)通过信号 RXD 0[0～3]分别与U1的F1、G2、G1、H3引脚相连，U2的发送引脚(TXD0～TXD3) 通过信号TXD0[0～3]分别与U1的C1、D1、E3、E2引脚相连；另一VT6103芯 片的接收引脚(PHYAD0/RXD0～PHYAD3/RXD3)通过信号RXD1[0～3]分别与U1 的T4、U3、V2、W1引脚相连，U2的发送引脚(TXD0～TXD3)通过信号TXD 1[0～ 3]分别与U1的T1、P4、R3、T2引脚相连。其余引脚按功能分别与U1中以太网 控制器对应引脚相连，其中重要的有数据收发时钟RXC和TXC、数据I/O管理 BYPOSC/RXDV和TXEN、数据传输和收发错误ISO/RXER和TXER等引脚，具体可 以参见VT6103芯片的产品说明。
参见图4，本实用新型的串口3根据电子工业协会(EIA)推荐的RS-232-C标 准，采用SIPEX的MAX3245E串口电平转换芯片U3。它的收和发(RXD和TXD，分 别是U32上的R4OUT和T3IN引脚)与U1的串口引脚F1，C1相连，通过串口通信 本实用新型可以与PC机相连以检查系统的运行情况。在系统启动后，可以通过 这个串口通信实现嵌入式主板和PC机交互，具有基本的输入、输出功能。其中 P1即为与PC串口相连的标准console接口。
图5为闪存5的具体电路，采用单片29LV320BE-90PFTN芯片U6。处理器采 用21根地址线对其寻址，16位数据宽度，可以支持字节(8位)，半字(16位)数据 宽度的工作方式，为了便于实施，更具体的连接关系可以是：其数据引脚DQ0～ DQ15通过数据总线(XDATA0～XDATA15)与U1的数据部分XDATA0～XDATA15相 连，其地址引脚A0～A20通过地址总线(ADDR0～ADDR20)与U1的地址部分 ADDR0～ADDR20相连。其写操作使能输入端WE、输出使能输入端OE、片选输入 端CE、分别通过信号nWBE0、nOE、nRCS0与U1的对应控制引脚L19、M20、P19 相连。RESET为复位信号经过电阻RP3与3.3V相连，芯片仅需3V电压就可完成 擦除和“烧”写操作。因此，它用来存储操作系统内核以及接收、转发、调度 等应用程序。
如图6所示，本实用新型的同步动态存储器4采用2片SAMSUNG的 K4S281632D-TC75芯片(2*16M)，即U4和U5。为了便于实施，更具体的连接关 系可以是：两芯片的数据引脚DQ0～DQ15分别与系统数据总线XDATA0～XDATA15、 XDATA15～XDATA30相连，地址引脚A0～A11与系统地址总线ADDR0～ADDR11部 分相连。U4的数据I/O屏蔽功能引脚LDQM和UDQM、U5数据I/O屏蔽功能引脚 LDQM和UDQM，通过信号nWBE0～3，与U1的L18、L19、L20、K20引脚相连。另 外，CLK为系统时钟输入信号，CKE为内部时钟控制信号，CS为片选信号，RAS引 脚为SDRAM芯片的行地址锁存，CAS引脚为列地址锁存，分别与U1中对应引脚相 连，具体可以参见K4S281632D-TC75芯片的产品说明。SDRAM具有单位空间存储 容量大和价格便宜的优点，与Flash相比，虽没有掉电保护特性，但其存取速 度大大高于Flash存储器，并且具有读/写的属性。因此，SDRAM在系统中主要 用作程序的运行空间，存放数据及堆栈区。当系统启动时，微处理器首先从复 位地址0X00000000处读取启动代码；在完成对系统的初始化后，程序代码一般 应调入SDRAM中运行，以提高系统的运行速度。同时，系统及用户堆栈、运行 数据也都放在SDRAM中。
整个系统的正常稳定工作就依赖于上述各部分的相互协调。在系统硬件加 电启动后，主板硬件在Boot Loader(系统启动引导)的辅助下首先屏蔽所有的 中断，为中断提供服务通常是操作系统设备驱动程序的责任，因此，在Boot Loader的执行全过程中可以不必响应任何中断。中断屏蔽可以通过写CPU的 中断屏蔽寄存器或状态寄存器(比如ARM的CPSR，即当前处理器状态寄存器) 来完成。然后，就是设置CPU的速度和时钟频率，RAM初始化(包括正确地设 置系统的内存控制器的功能寄存器以及各内存库控制寄存器等)。完成了对RAM 的初始化接着就关闭CPU内部指令/数据cache并为加载内核和用户程序准 备RAM空间。为了获得更快的执行速度，通常把内核和用户应用程序加载到 SDRAM空间中来执行。接下来系统就初始化本阶段要使用到的硬件设备，包括 初始化串口，以便和终端用户进行I/O输出信息；初始化计时器等。设备初 始化完成后，可以输出一些程序名字字符串、版本号等信息。最后，系统检查 了内存映射后，就可以从Flash中拷贝程序到SDRAM中执行。本实用新型在集 群服务器系统中具体应用可以参见本发明人同日申请的发明《一种集群服务器 的多分配器前端系统构成方法》。
实用新型内容