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一种立体封装DDR2 SDRAM 存储器

阅读：905发布：2020-05-08

专利汇可以提供一种立体封装DDR2 SDRAM 存储器专利检索，专利查询，专利分析的服务。并且本实用新型公开一种立体封装DDR2SDRAM 存储器，包括封装体以及均设置在封装体内的引脚底板和多个芯片层；引脚底板上设置有第一引线桥以及用于对外连接的信号引脚，第一引线桥通过走线与信号引脚关联连接；多个芯片层从下往上依次堆叠在引脚底板上，每个芯片层包括基板和DDR2芯片，基板上设置有关联连接的第二引线桥和信号连接线，DDR2芯片叠放在基板上，且与信号连接线关联连接；封装体的外表面设置有镀金连接线和金属屏蔽层，镀金连接线将多个基板的第二引线桥关联连接后与第一引线桥关联连接，金属屏蔽层与引脚底板的接地信号引脚关联连接。本实用新型具有抗振动冲击能力，而且在封装体的表面设置有金属屏蔽层，可以提高存储器的抗电离辐射能力。，下面是一种立体封装DDR2 SDRAM 存储器专利的具体信息内容。

权利要求

1.一种立体封装DDR2 SDRAM 存储器，其特征在于：包括封装体(5)以及均设置在所述封装体(5)内的引脚底板(1)和多个芯片层；
所述引脚底板(1)上设置有第一引线桥(11)以及用于对外连接的信号引脚(12)，所述第一引线桥(11)通过走线与所述信号引脚(12)关联连接；
多个所述芯片层从下往上依次堆叠在所述引脚底板(1)上，每个所述芯片层包括基板(2)和DDR2芯片(3)，所述基板(2)上设置有关联连接的第二引线桥(21)和信号连接线(22)，所述DDR2芯片(3)叠放在所述基板(2)上，且与所述信号连接线(22)关联连接；
所述封装体(5)的外表面设置有镀金连接线(4)和金属屏蔽层，所述镀金连接线(4)将多个所述基板(2)的第二引线桥(21)关联连接后与所述第一引线桥(11)关联连接，所述金属屏蔽层与所述引脚底板(1)的接地信号引脚(12)关联连接。
2.如权利要求1所述的立体封装DDR2 SDRAM存储器，其特征在于：所述金属屏蔽层为镍合金屏蔽层。
3.如权利要求1所述的立体封装DDR2 SDRAM存储器，其特征在于：所述DDR2芯片(3)采用容量为128M，数据总线宽度为8位的DDR2芯片(3)。
4.如权利要求3所述的立体封装DDR2 SDRAM存储器，其特征在于：所述芯片层的数量为八层。
5.如权利要求1-4任意一项所述的立体封装DDR2 SDRAM存储器，其特征在于：多个所述DDR2芯片(3)的CS片选信号线、CK时钟信号线和CKE时钟使能信号线分别对应复合。
6.如权利要求5所述的立体封装DDR2 SDRAM存储器，其特征在于：多个所述DDR2芯片(3)的数据总线并置。

说明书全文

一种立体封装DDR2 SDRAM 存储器

技术领域

[0001] 本实用新型涉及存储设备技术领域，具体涉及一种立体封装DDR2 SDRAM存储器。

背景技术

[0002] 目前大部分集成电路均采用平面贴装形式，即在同一个平面内集成单个芯片。当一些器件高度超过10mm时，该芯片在振动、机械冲击试验中管脚容易损伤，抗冲击能力差，严重时造成芯片跌落。在辐照试验中普通芯片由于受工艺水平的限制，一般器件抗辐射能力较差，只有经过抗辐射加固的芯片，在抗辐射试验中才能满足相应标准。特别在航空、航天应用领域，发射的卫星、探测器都是经过运载火箭搭载进入太空，且太空中电离辐射环境复杂，这就要求芯片必须具备抗振动冲击能力，抗电离辐射能力等。发明内容

[0003] 针对现有技术的不足，本实用新型提供一种立体封装DDR2 SDRAM存储器，用于解决现有的DDR2 SDRAM存储器抗振动冲击能力和抗电离辐射能力不足的问题。

[0004] 本实用新型的内容如下：

[0005] 一种立体封装DDR2 SDRAM存储器，包括封装体以及均设置在所述封装体内的引脚底板和多个芯片层；

[0006] 所述引脚底板上设置有第一引线桥以及用于对外连接的信号引脚，所述第一引线桥通过走线与所述信号引脚关联连接；

[0007] 多个所述芯片层从下往上依次堆叠在所述引脚底板上，每个所述芯片层包括基板和DDR2芯片，所述基板上设置有关联连接的第二引线桥和信号连接线，所述DDR2芯片叠放在所述基板上，且与所述信号连接线关联连接；

[0008] 所述封装体的外表面设置有镀金连接线和金属屏蔽层，所述镀金连接线将多个所述基板的第二引线桥关联连接后与所述第一引线桥关联连接，所述金属屏蔽层与所述引脚底板的接地信号引脚关联连接。

[0009] 优选的，所述金属屏蔽层为镍合金屏蔽层。

[0010] 优选的，所述DDR2芯片采用容量为128M，数据总线宽度为8位的DDR2芯片。

[0011] 优选的，所述芯片层的数量为八层。

[0012] 优选的，多个所述DDR2芯片的CS片选信号线、CK时钟信号线和CKE时钟使能信号线分别对应复合。

[0013] 优选的，多个所述DDR2芯片的数据总线并置。

[0014] 本实用新型的有益效果为：本实用新型将多个芯片层依次堆叠在引脚底板，形成SIP立体封装结构，具有抗振动冲击能力，而且在封装体的表面设置有金属屏蔽层，可以提高存储器的抗电离辐射能力。附图说明

[0015] 图1所示为本实用新型实施例的内部堆叠结构示意图；

[0016] 图2所示为本实用新型实施例的引脚底板的俯视图；

[0017] 图3所示为本实用新型实施例的引脚底板的仰视图；

[0018] 图4所示为本实用新型实施例的基板的俯视图；

[0019] 图5所示为本实用新型实施例的封装体的主视图；

[0020] 图6所示为本实用新型实施例的封装体的左视图

[0021] 图7所示为本实用新型实施例的内部结构以及引脚示意图。

具体实施方式

[0022] 上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

[0023] 请参照图1，本实施例公开的一种立体封装DDR2 SDRAM存储器，包括封装体5以及均设置在所述封装体5内的引脚底板1和多个芯片层，本实施例将多个芯片层依次堆叠在引脚底板1，形成SIP立体封装结构，具有抗振动冲击能力。尤其是在火箭、卫星和导弹应用领域，由于载体和箭体在发射过程中的振动和机械冲击强，本实施例与传统的平面贴装结构相比，可以避免存储器的管脚在振动和冲击中损伤，保证产品的质量。

[0024] 请参照图2-3，所述引脚底板1上设置有第一引线桥11以及用于对外连接的信号引脚12，所述第一引线桥11通过走线与所述信号引脚12关联连接，所述信号引脚12为BGA引脚。

[0025] 请参照图4，多个所述芯片层从下往上依次堆叠在所述引脚底板1上，每个所述芯片层包括基板2和DDR2芯片3，所述基板2上设置有关联连接的第二引线桥21和信号连接线22，所述DDR2芯片3叠放在所述基板2上，且与所述信号连接线22关联连接。

[0026] 请参照图5-6，所述封装体5的外表面设置有镀金连接线4和金属屏蔽层，所述镀金连接线4将多个所述基板2的第二引线桥21关联连接后与所述第一引线桥11关联连接以形成：多片DDR2芯片3并联连接，所述引脚底板1的信号引脚12作为立体封装DDR2 SDRAM存储器对外接入信号和对外输出的物理连接物。可以想到的是，所述信号引脚12包括接地信号引脚12，所述金属屏蔽层与所述引脚底板1的接地信号引脚12关联连接，进一步的，所述金属屏蔽层为镍合金屏蔽层，可以屏蔽外界绝大多数电磁信号干扰，同时在重离子单粒子效应试验中，有很好的抗辐射能力，满足QJ10005-2008航天行业标准。

[0027] 请参照图7，所述DDR2芯片3采用容量为128M，数据总线宽度为8位的DDR2芯片，所述芯片层的数量为八层，组成容量为1G×8bit的SDRAM存储器。多个所述DDR2芯片3的CS片选信号线、CK时钟信号线和CKE时钟使能信号线分别对应复合，多个所述DDR2芯片3的数据总线并置，可以降低线路布线的复杂程度以及提高生产效率。

[0028] 以上所述，只是本实用新型的较佳实施例而已，本实用新型并不局限于上述实施方式，只要其以相同的手段达到本实用新型的技术效果，都应属于本实用新型的保护范围。在本实用新型的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

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