【技术领域】
[0001] 本
发明为一种FPGA部分重构在雷达
信号处理中的实现方法，该方法采用FPGA部分重构的功能能够在多种雷达工作模式之间进行动态切换，属于
数字信号处理领域。【背景技术】
[0002] FPGA以其高
密度的逻辑资源和丰富的
硬件模
块使得它能够很方便地进行用户定制以及重新配置。动态可重构是FPGA的一种关键特性，它能够使FPGA在正常工作的同时进行重新配置以实现逻辑功能的改变。动态重构通过时分复用FPGA的逻辑资源来提高整个设计的资源利用率，降低系统功耗。
[0003] FPGA可重构从重构方式上可以分为动态重构与静态重构，静态重构只能在系统停止运行时才能进行，相对动态重构有较大的配置时隙，灵活性低。动态重构根据配置区域的大小可分为动态全局重构与动态部分重构两类，动态部分重构能够配置局部FPGA中的逻辑功能，整个系统上的时序能具有连续性，而动态全局重构是对整个FPGA进行配置，在配置状态下系统的逻辑混乱不可预测，整个系统的时序将出现断痕。动态部分重构相比动态全局重构它更改区域相对较小，具有更小的配置比特流文件，配置时隙也相对变小。动态部分重构技术可以对硬件系统正在运行的情况下进行
修改，实现不同的逻辑功能，缩短开发周期，有着良好的应用前景。
[0004] 动态部分重构能在很大程度上提高FPGA的资源使用率降低系统功耗，它的优势有：
[0005] (1)提高资源利用率。通常用可重构逻辑器件的计算任务密度来表示硬件资源利用率，局部动态重构技术通过对资源的时分复用来提高资源利用率。通常用配置在可重构逻辑器件上的计算任务占用的资源量和全部可重构逻辑器件的逻辑资源量的比值来计算资源利用率。
[0006] (2)缩短系统重配置时间。当FPGA重新配置时，配置数据流越小则所需的配置时间越少。在进行重构时，局部动态重构技术只对局部资源进行重新配置，而且对现有的执行任务来说重构是不可见的，所以在理论上可以减少系统重配置时间。
[0007] (3)提高系统
稳定性。当系统出现问题时，局部动态重构技术可以将硬件分区进行隔离，通过对剩下的逻辑资源进行重配置，使用部分资源完成整体任务，从而提高系统的稳定性。
[0008] 随着雷达信号处理的实时性要求越来越高，信号处理带宽也越来越宽，这对FPGA的性能也提出了更高的要求。对于性能越高的FPGA其内部的逻辑资源相对也越多，这样对于FPGA的设计就会遇到一些问题：
[0009] (1)FPGA内部逻辑资源的布线难度提高，布线策略的不同对FPGA逻辑和性能有很大的影响，一般来说FPGA的布线难度与芯片大小成平方比例；
[0010] (2)FPGA的逻辑资源占用率也随着实际系统设计的难度增加而增加；
[0011] (3)FPGA的损坏率也随着其内部逻辑资源数量的增加以及布线难度的增加而提升。
[0012] FPGA动态重构就是在FPGA的硬件资源上动态地修改其逻辑功能，满足不同
电路系统的功能要求。动态重构能够在资源比较有限的FPGA上，通过对硬件资源实现时分复用实现需要较大规模资源的项目，这样不仅大大提高FPGA的资源利用率而且节省了系统成本，减少了系统的能耗。
[0013] 针对上面情况以及实际项目需求，本人发明了一种FPGA部分重构在雷达信号处理中的装置与实现方法。本平台能够处理雷达信号中的不同
波形(如线性调频波、步进
频率波、频移键控波、
相移键控波、幅度键控波)，能够根据不同的波形动态切换不同的处理模式。本系统以FPGA为核心处理器件，包含两路ADC
采样模块和一路网口通信模块，ADC采样模块对输入的模拟雷达波形进行采样，网口通信模块接收部分配置文件并对FPGA进行重新配置，实现对不同雷达波形的处理，波形处理结果通过网口通信模块传输到上位机。【发明内容】
[0014] 本发明的目的在于提供一种FPGA部分重构在雷达信号处理中的装置与实现方法。利用FPGA部分重构的方法实现雷达信号中不同波形(如线性调频波、
步进频率波、频移键控波、相移键控波、幅度键控波)之间的动态切换。本发明使用Xilinx公司的ISE12.4开发环境进行FPGA的
软件设计，并采用Planahead12.4进行区域划分实现部分重构，采用VC++6.0编写上位机控制程序对部分重构进行控制。
[0015] 本发明一种FPGA部分重构在雷达信号处理中的装置与实现方法，该方法的实施是基于FPGA硬件系统装置，所述FPGA硬件包括FPGA核心芯片及其外围电路、ADC采样芯片及其外围电路、网口芯片电路、电源电路。系统的装置图如图1所示。
[0016] FPGA核心芯片负责所有逻辑功能的实现。FPGA控制ADC芯片进行采样，并接收采样数据，FPGA内部对采样数据进行处理(线性调频波的
脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调)。FPGA控制网口芯片实现上位机与FPGA之间的通信：FPGA处理后的雷达波形结果通过网口传输给上位机，同时FPGA接收上位机发送的部分配置文件和命令，如模式切换命令、启动工作命令、系统复位命令。
[0017] FPGA芯片选用的是Xilinx公司的Virtex-6XC6VLX75T。Xilinx公司推出的Virtex-6系列FPGA包含一些新的、高级的特性。Virtex-6系列的FPGA所带的逻辑、数字信号处理、高速连接和
微处理器功能为高性能逻辑设计、高性能DSP设计和高性能
嵌入式系统设计提供了最佳解决方案。Virtex-6系列采用第三代ASMBLTM(高级
硅片组合模块)柱式架构，包括了三个不同的子系列，每个子系列都包含不同的特性组合，可满足多种高级逻辑设计需求。
Virtex-6系列的三
种子系列分别是LXT，SXT，HXT。其中LXT具有高级串行连接功能的高性能逻辑；SXT具有高级串行连接功能的最强信号处理功能；HXT具有串行连接功能的最高带宽。
此外，Virtex-6系列的FPGA采用了尖端的40nm
铜工艺技术，为定制ASIC技术提供了一种可编程的选择方案，其内部包含多个系统级模块。
[0018] 本发明中FPGA不需要复杂的运算，选用LXT即可满足要求。FPGA只负责ADC采样控制、网口通信、雷达波形处理等功能，所以选用Virtex-6系列的XC6VLX75T，其资源能够满足设计要求。
[0019] XC6VLX75T主要特点：
[0020] 1)11640个slice；
[0021] 2)6个MMCM(Mixed-Mode Clock Managers)模块；
[0022] 3)5616K bits RAM；
[0023] 4)360个通用I/O管脚；
[0024] 5)4个Ethernet MACs。
[0025] FPGA的外围电路包括电源滤波电路、时钟电路、配置模式控制电路和程序存储FLASH电路。电源滤波电路为了给FPGA提供噪声较小、稳定的
电压。时钟电路为FPGA的正常工作提供所需的
时钟信号，时钟电路一般为
晶体振荡器，它产生FPGA所需要的频率。FPGA的配置有多种方式，可以通过配置三个配置引脚的电平进行选择。FPGA在断电之后其内部布线逻辑会被清除，每次上电都需要重新配置，因此需要将FPGA程序生成的配置文件
固化到程序存储FLASH中，每次上电FPGA从该FLASH中读取配置文件进行配置。
[0026] 本设计选用的FPGA程序存储FLASH为Xilinx公司推荐的XCF128X，该款FLASH是Virtex-5和Virtex-6系列FPGA的配套程序
存储器。该芯片的容量为128Mbit，配置速率理论最高可以到800Mb/s。
[0027] ADC采样芯片负责对外部
输入信号进行采样，把
模拟信号转换为数字信号，采样得到的数字信号送入FPGA内部进行数字处理。本发明采用两片ADC采样芯片对两路雷达波形进行采集。ADC采样芯片的输入信号为
差分信号，因此需要在信号输入端将输入的单端信号转为相应的差分信号。ADC转换完成的信号以LVDS DDR的方式传输给FPGA。
[0028] ADC外围电路包括单端转差分电路、信号电平转换电路。本发明所用的单端转差分转换芯片型号为AD8138，能够将输入的单端雷达信号转换为相应的差分信号。信号电平转换电路是为了将FPGA输出的+2.5V的
控制信号转换为和ADC匹配的+3.3V电平。
[0029] 所述转换芯片是Analog Devices公司的AD8138，他负责将输入的单端信号转换为差分信号，其主要特性如下：
[0030] 1)简单实现单端信号转为双端差分信号；
[0031] 2)增益外部可控；
[0032] 3)-3dB带宽320MHz。
[0033] 所述AD是Texas Instruments公司的ADS5562，它负责将输入的模拟信号转换为数字信号，其主要特性如下：
[0034] 1)采用+3.3V模拟电源和+3.3V数字电源供电；
[0035] 2)双通道、同时采样80Msps、16位AD，专为对高频、宽动态范围信号进[0036] 行数字化处理而设计；
[0037] 3)对低频噪声抑制性能非常好；
[0038] 4)数字输出包含双倍
数据速率LVDS DDR和并行CMOS模式；
[0039] 5)同时支持外部参考电压和内部参考电压。
[0040] 网口芯片是网口通信电路模块的核心控
制芯片，它作为FPGA与上位机之间的
桥梁，负责完成它们之间的数据传输。网口芯片上层信号与FPGA通过GMI
接口相连；其底层信号与网络物理层的RJ45
水晶头相连；FPGA控制网口芯片工作在千兆网模式。FPGA处理后的雷达波形结果通过网口传输给上位机，同时FPGA接收上位机通过网口发送的部分配置文件和命令，如模式切换命令、启动工作命令、系统复位命令。
[0041] 所述网口芯片是88E1111-BAB1，其主要特性如下：
[0042] 1)兼容10/100/1000BASE-T IEEE 802.3；
[0043] 2)内部集成1.25GHz的SERDES；
[0044] 3)低耗能模式；
[0045] 4)三个本地回环接口进行诊断；
[0046] 5)四种RGMII时钟模式。
[0047] 电源电路为整个系统提供工作所需电压。系统输入电压+5V，主要由5个电源转换芯片(三片PTH05000WAD、一片LM1085和一片AMS1117ADJ)转换为系统所需的其他电压。三片PTH05000WAD将+5V电压分别转换为系统所需要的D+3.3V、D+1.0V和D+2.5V；LM1085提供D+1.8V；AMS1117提供A+3.3V，这些电源分别提供给FPGA芯片(D+2.5V、D+1.0V)、程序存储FLASH(D+2.5V、D+1.8V)、时钟提供源(D+2.5V)、ADC采样芯片(D+3.3V、A+3.3V)、网口芯片(D+2.5V、D+1.0V)。
[0048] PTH05000WAD的主要特性如下：
[0049] 1)输入电压范围4.5V到5.5V；
[0050] 2)最高输出
电流6A，输出电源范围0.9V到3.6V；
[0053] 5)效率可达94％。
[0054] LM1085的主要特性如下：
[0055] 1)输入电压范围大，由4.5V可至7V；
[0056] 2)输出电流3A，输出电压固定或者可调；
[0057] 3)高效线性电源转换；
[0058] 4)SOT223封装。
[0059] AMS1117的主要特性如下：
[0060] 1)输入电压最高20V；
[0061] 2)输出电流3A，输出电源范围1.25V到13.8V；
[0062] 3)高效线性电源转换；
[0063] 4)SOT223封装。
[0064] (2)本人发明一种FPGA部分重构在雷达信号处理中的装置与实现方法，概述如下：
[0065] 本发明一种FPGA部分重构在雷达信号处理中的装置与实现方法能够在FPGA运行过程中，接收上位机发送的部分配置文件并对FPGA进行部分重配置，实时动态改变FPGA的逻辑功能来对雷达波形进行处理(线性调频波的脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调)，并将处理结果通过网口发送到上位机。FPGA内部的逻辑资源被分为动态区域和静态区域，静态区域的逻辑功能保持不变，动态区域的逻辑功能能够通过加载新的配置文件实时改变。这样就能在同一硬件平台上实现不同功能的动态切换。
[0066] 本发明一种FPGA部分重构在雷达信号处理中的装置与实现方法，该方法包括下述几个步骤：
[0067] 步骤一：分析多种工作模式下FPGA程序中相同的处理流程与不同的处理流程。本发明一种FPGA部分重构在雷达信号处理中的装置与实现方法，它的功能就是接收上位机发送的部分配置文件，对FPGA进行部分重配置，动态处理多种雷达波形并将处理结果通过网口发送到上位机。
[0068] 通过分析，对雷达波形的处理都需要经过ADC采样，将模拟信号转换为数字信号并在FPGA内部进行处理；不同雷达波形的处理
算法有所不同；处理后的结果通过网口上传到上位机；FPGA通过网口接收上位机发送的部分配置文件对FPGA进行重配置。因此不同雷达波形的处理包含相同的处理流程：ADC对输入的模拟信号进行采样，FPGA通过网口向上位机传输波形处理结果，上位机通过网口向FPGA传输部分配置文件。不同之处在于不同雷达波形的处理算法不同。在编写FPGA程序时就需要按照不同波形的处理流程(线性调频波的脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调)进行设计，不同雷达波形的算法需要单独编写。
[0069] 步骤二：编写各个模块的FPGA实现算法。通过上述分析可知本发明设计的功能模块主要分为以下四个：ADC采集模块、部分配置模块、波形处理模块、网口传输模块。
[0070] (1)ADC采集模块的设计。该模块功能主要是FPGA对ADS5562芯片的控制，FPGA对ADS5562的控制就是在每次转换完成后读出转换数据。ADS5562返回的数据是LVDS DDR格式的，FPGA将返回的差分数据转换为单端数据，以便后续流程的处理。ADS5562的控制时序如图2所示，FPGA与ADS5562的连线控制如图3所示。ADS5562采样芯片的输入信号为差分信号，因此需要在信号输入端将输入的单端信号转为相应的差分信号。ADC转换完成的信号以LVDS DDR的方式传输给FPGA。
[0071] (2)部分配置模块的设计。本发明中采用FPGA部分重构的方法实现不同模式的切换，FPGA采用ICAP(Internal Configuration Access Port，内部配置接口)的方式实现部分重构。动态重构的配置数据可以通过ICAP接口动态地对FPGA进行重配置。ICAP接口如图4所示，它包含单独的数据输入总线和数据输出总线，这些
数据总线的宽度可以进行设置，对于Virtex-5和Virtex-6系列的FPGA，ICAP的数据总线宽度可以选择为8位、16位或32位；ICAP的接口时钟需要外部提供，最高不能超过100MHz，控制信号“WRITE”可以控制数据的流向；“CE”信号可以使能ICAP。本发明将ICAP的数据总线宽度设置为32位，配置时钟设置为
100MHz，这样设置的配置速率为3200Mbits/s。
[0072] 在实现部分重构的时候，首先需要在上位机VC界面的控制下，将部分重构文件通过网口发送给FPGA，FPGA接收到部分配置文件并存储到内部RAM中，FPGA检测到部分配置文件的结束标志时，停止向RAM中写数，同时开始从RAM中读取部分配置文件的数据，并发送到ICAP接口，如图5所示。
[0073] FPGA对ICAP的控制是通过状态机的方式实现，如图6所示。当状态机收到重构的命令时，首先将“WRITE”信号拉低，使能ICAP写功能，在下一个时钟上升沿将“CE”信号拉低，使能ICAP，接着进入ICAP状态，在该状态中就按照时钟频率，发送部分重构数据，当检测到部分重构配置文件的结束标志时，从ICAP状态跳出来，此时FPGA的部分配置完成。
[0074] (3)波形处理模块的设计。FPGA对波形处理模块的设计主要是对不同波形进行处理，包括线性调频波的脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调。
[0075] (5)网口传输模块的设计。该模块负责FPGA与上位机之间的数据传输，包括FPGA将处理之后的数据打包上传到上位机，同时上位机将部分配置文件传输到FPGA实现部分重构，另外上位机也通过网口向FPGA发送控制命令，如模式切换命令、启动工作命令、系统复位命令。
[0076] 步骤三：采用palnahead12.4软件进行区域分配，生成FPGA的烧写文件。
[0077] (1)在采用palnahead12.4进行区域分配之前，需要在FPGA开发环境ISE12.4中生成ngc文件。本发明中将FPGA程序中的ADC采集模块、部分配置模块、波形处理模块、网口传输模块，人为地分为静态模块(ADC采集模块、部分配置模块、网口传输模块)和动态模块(波形处理模块)。在ISE12.4中的工程文件中需要将动态模块(波形处理模块)设置为顶层模块，并在综合选项中把“add IO BUF”不选，然后综合生成动态模块(波形处理模块)的ngc文件，该文件在后面的planahead12.4中会用到。除了生成动态模块(波形处理模块)的ngc文件还需要生成顶层模块的ngc文件，顶层模块ngc文件的生成需要将动态模块(波形处理模块)的代码文件从工程中删除，只保留程序中对该模块的调用，同样这里只进行第一步综合，这里需要选中“add IO BUF”，生成相应的ngc文件。
[0078] 本发明中对多种不同雷达波形进行处理(线性调频波的脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调)，对其中任一种波形的处理程序都要按照上述步骤生成动态模块(波形处理模块)的ngc文件和静态模块ADC采集模块、部分配置模块、网口传输模块)的ngc文件。
[0079] (2)生成这些ngc文件之后就可以在planahead12.4中对动态模块(波形处理模块)进行区域划分。这里需要新建一个新的planahead12.4工程，在选择工程属性的时候需要勾选上“set PR project”，只有安装部分重构的license之后才会出现该选项。下面就需要按照提示添加相应的文件，首先需要添加的是顶层模块的ngc文件，接下来提示添加相应的管脚约束文件(ucf文件)。接下来就需要对这个动态模块(波形处理模块)进行设置。首先需要将该模块设置为可重构模块，然后在该模块中添加前面生成的动态模块(波形处理模块)的ngc文件，添加之后就需要对该动态模块(波形处理模块)进行区域划分，所选择的的FPGA的区域需要满足动态模块(波形处理模块)中所需要的逻辑资源，包括slice、BUFO、BUFR、DCI、DSP48、IOB、RSMB18、RAMB36等。
选定好区域后需要经过drc检测，检测没问题之后就可以在planahead12.4中进行设置，经过布局布线之后会生成动态模块(波形处理模块)的配置文件以及全局配置文件。有了这些文件就可以实现FPGA逻辑功能的动态部分重配置。
[0080] (3)在上述步骤完成之后，全局配置文件以及部分配置文件都已生成，但需要对这些文件进行有效性检测。检测方法就是在线加载进行测试，验证部分配置文件能够正确完成重构功能。
[0081] 步骤四：上位机发送部分配置文件进行功能模式的切换测试。
[0082] 通过上位机VC界面可以进行功能切换测试。在VC界面的设置中，首先需要初始化网口通信。然后选择部分配置文件进行传输，选择配置文件的时候会自动检测部分配置文件的有效性并进行判断。若部分配置文件有效就可以向FPGA进行发送，FPGA接收到部分配置文件之后先存储在RAM中，检测到配置文件接收完成后开始进行FPGA的配置。
[0083] 本发明优点及有益效果在于：【
附图说明】
[0084] 图1为系统装置图。
[0085] 图2为ADS5562的控制时序。
[0086] 图3为FPGA与ADS5562的连线控制图。
[0087] 图4为ICAP接口。
[0088] 图5为存取部分配置文件状态机。
[0089] 图6为ICAP控制状态机。
[0091] 图8为步进频率信号处理流程。【具体实施方式】
[0092] 本发明一种FPGA部分重构在雷达信号处理中的装置与实现方法，可以用于雷达信号中线性调频波和步进频率波的处理，这两种波形的处理可以通过部分重构的方式进行实时切换。具体实施方式主要包含以下步骤：
[0093] 步骤一：分析线性调频波和步进频率波这两种雷达波形的处理流程，确定FPGA程序中相同的处理流程与不同的处理流程。通过分析，对线性调频波和步进频率波这两种雷达波形的处理都需要经过ADC采样，将模拟信号转换为数字信号并在FPGA内部进行处理；这两种雷达波形处理的算法有所不同；处理后的结果通过网口上传到上位机；FPGA通过网口接收上位机发送的部分配置文件对FPGA进行重配置。因此对线性调频波和步进频率波这两种雷达波形的处理包含相同的处理流程：通过ADC对输入的模拟信号进行采样，FPGA通过网口向上位机传输波形处理结果，通过网口传输部分配置文件。不同之处在于这两种雷达波形的处理算法不同。在编写FPGA程序时就需要按照线性调频波和步进频率波这两种不同波形的处理流程进行设计。
[0094] 步骤二：编写各个模块的FPGA实现算法。通过上述分析可知本发明设计的功能模块主要分为以下五个：ADC采集模块、部分配置模块、线性调频波处理模块、步进频率波处理模块、网口传输模块。
[0095] (1)ADC采集模块的设计。该模块功能主要FPGA是对ADS5562芯片的控制，FPGA对ADS5562的控制就是在每次转换完成后读出转换数据。ADS5562返回的数据是LVDS DDR格式的，FPGA将返回的差分数据转换为单端数据，以便后续流程的处理。ADS5562的控制时序如图2所示，FPGA与ADS5562的连线控制如图3所示。ADS5562采样芯片的输入信号为差分信号，因此需要在信号输入端将输入的单端信号转为相应的差分信号。ADC转换完成的信号以LDVS DDR的方式传输给FPGA。
[0096] (2)部分配置模块的设计。本发明中采用FPGA部分重构的方法实现不同模式的切换，FPGA采用ICAP(Internal Configuration Access Port，内部配置接口)的方式实现部分重构。动态重构的配置数据可以通过ICAP接口动态地对FPGA进行重配置。ICAP接口如图4所示，它包含单独的数据输入总线和数据输出总线，这些数据总线的宽度可以进行设置，对于Virtex-5和Virtex-6系列的FPGA，ICAP的数据总线宽度可以选择为8位、16位或32位；ICAP的接口时钟需要外部提供，最高不能超过100MHz，控制信号“WRITE”可以控制数据的流向；“CE”信号可以使能ICAP。本发明将ICAP的数据总线宽度设置为32位，配置时钟设置为
100MHz，这样的配置速率为3200Mbits/s。
[0097] 在用实现部分重构的时候，首先需要在上位机VC界面的控制下，上位机通过网口将部分重构文件发送给FPGA，FPGA接收到部分配置文件并存储到内部RAM中，FPGA检测到部分配置文件的结束标志时，停止向RAM中写数，同时开始从RAM中读取部分配置文件的数据，并发送到ICAP接口，如图5所示。
[0098] FPGA对ICAP的控制是通过状态机的方式实现，如图6所示。当状态机收到重构的命令时，首先将“WRITE”信号拉低，使能ICAP写功能，在下一个时钟上升沿将“CE”信号拉低，使能ICAP，接着进入ICAP状态，在该状态中就按照时钟频率，发送部分重构数据，当检测到部分重构配置文件的结束标志时，从ICAP状态跳出来，此时FPGA的部分配置完成。
[0099] (3)线性调频波处理模块的设计。线性调频信号的处理主要分为数字下变频、脉冲压缩等流程。数字下变频的目的在于将采样后的中频数字信号变换为适合进行后续处理的基带数字信号。脉冲压缩可以将基带信号可以通过匹配
滤波器的方法来实现脉冲压缩，如图7所示。首先采用FFT将时域的基带信号转换为频域的信号，接着和匹配系数进行复数乘法，最后将复乘结果进行IFFT，将频域信号转回时域信号。
[0100] (4)步进频率波处理模块的设计。步进频率波的处理流程和线性调频波相似，首先将中频信号进行数字下变频转换为基带信号，得到的两路数字信号后进行IFFT。步进频率波的每个距离
门中接收N个频率步进信号的采样，可以写为距离-脉冲矩阵。对于上面的距离-脉冲矩阵，将每一列数据，即相对于特定
距离门的N个频率步进脉冲数据进行IFFT，就可以将该特定距离门分解成N个相等的子距离门，由N个子距离门组成的图就是高
分辨率的一维距离像，表示一个距离门内目标不同部分的反射率分布。M(一个脉冲重复周期内的采样个数)组距离像经过
抽取有效数据后拼接可以得到全程的一维距离像，从而对目标进行识别，同时得到目标的距离信息。经过上述处理之后的数据经简单
整理之后传输给网口传输模块，进而上传给上位机，整个步进频率波处理流程如图8所示。
[0101] (5)网口传输模块的设计。该模块负责FPGA与上位机之间的数据传输，包括FPGA将处理之后的数据打包上传到上位机，同时上位机将部分配置文件传输到FPGA实现部分重构，另外上位机也通过网口向FPGA发送控制命令，如模式切换命令、启动工作命令、系统复位命令。
[0102] 步骤三：采用palnahead12.4软件进行区域分配，生成FPGA的烧写文件。
[0103] (1)在采用palnahead12.4进行区域分配之前，需要在FPGA开发环境ISE12.4中生成ngc文件。本发明中将FPGA程序中的ADC采集模块、部分配置模块、线性调频波处理模块、步进频率波处理模块、网口传输模块，人为地分为静态模块(ADC采集模块、部分配置模块、网口传输模块)和动态模块(线性调频波处理模块、步进频率波处理模块)。在ISE12.4中的设置中需要将动态模块(线性调频波处理模块、步进频率波处理模块)设置为顶层模块，并在综合选项中把“add IO BUF”不选，然后综合生成动态模块(线性调频波处理模块、步进频率波处理模块)的ngc文件，该文件在后面的planahead12.4中会用到。除了生成动态模块(线性调频波处理模块、步进频率波处理模块)的ngc文件还需要生成顶层模块的ngc文件，顶层模块ngc文件的生成需要将动态模块(线性调频波处理模块、步进频率波处理模块)的代码文件从工程中删除，只保留程序中对该模块的调用，同样这里只进行第一步综合，这里需要选中“add IO BUF”，生成相应的ngc文件。
[0104] (2)生成这些ngc文件之后就可以在planahead12.4中对动态模块(线性调频波处理模块、步进频率波处理模块)进行区域划分。这里需要新建一个新的planahead12.4工程，在选择工程属性的时候需要勾选上“set PR project”，只有安装部分重构的license之后才会出现该选项。下面就需要按照提示添加相应的文件，首先需要添加的是顶层模块的ngc文件，接下来提示添加相应的管脚约束文件(ucf文件)。接下来就需要将这个动态模块(线性调频波处理模块、步进频率波处理模块)进行设置。首先需要将该模块设置为可重构模块然后在该模块中添加前面生成的动态模块(线性调频波处理模块、步进频率波处理模块)的ngc文件，添加之后就需要对该动态模块(线性调频波处理模块、步进频率波处理模块)进行区域划分，所选择的的FPGA的区域需要满足动态模块(线性调频波处理模块、步进频率波处理模块)中所需要的逻辑资源，包括slice、BUFO、BUFR、DCI、DSP48、IOB、RSMB18、RAMB36等。选定好区域后需要经过drc检测，检测没问题之后就可以在planahead12.4中进行设置，经过布局布线之后会生成动态模块(线性调频波处理模块、步进频率波处理模块)的配置文件以及全局配置文件。有了这些文件就可以实现FPGA逻辑功能的动态部分重配置。
[0105] (3)在上述步骤完成的情况下，全局配置文件以及部分配置文件都已生成，但需要对这些文件进行有效性检测。检测方法就是在线加载进行测试，验证部分配置文件能够正确完成重构功能。
[0106] A、首先加载线性调频波工作模式的全局配置文件，验证是否能够正确处理线性调频信号；
[0107] B、在此
基础上加载步进频率波的部分配置文件，验证是否能够正确处理步进频率信号，实现功能切换；
[0108] C、在线加载步进频率波工作模式的全局配置文件，验证是否能够正确处理步进频率信号；
[0109] D、在此基础上在线加载线性调频信号的部分配置文件，验证是否能够正确处理线性调频信号。
[0110] 步骤四：上位机发送部分配置文件进行功能模式的切换测试。
[0111] 通过上位机VC界面可以进行功能切换测试。在VC界面的操作中，首先需要初始化网口传输模块。然后选择部分配置文件进行传输，选择配置文件的时候会自动检测部分配置文件的有效性并进行判断。若部分配置文件有效就可以向FPGA进行发送，FPGA接收到部分配置文件之后先存储在RAM中，检测到配置文件接受完成后进行FPGA的配置。可以观测FPGA能够正确对线性调频波和步进频率波进行处理。
[0112] 本发明一种FPGA可重构在多模式雷达信号处理中的实现方法，用VHDL语言在Xilinx官方开发环境ISE 12.4和Planahead 12.4中实现FPGA的动态部分重构，并在上位机采用VC++程序进行控制，实现对线性调频波和步进频率波处理功能的实时切换。
