晶体管和电子装置
阅读：302发布：2020-05-11
专利汇可以提供晶体管和电子装置专利检索，专利查询，专利分析的服务。并且本公开内容的实施方式涉及晶体管和 电子 装置，并且更具体地，涉及包括以下的晶体管和电子装置：在 基板 上的第一绝缘膜；布置在第一绝缘膜上的有源层；第二绝缘膜，其被布置在有源层和第一绝缘膜上以 覆盖 有源层并且具有比第一绝缘膜的厚度小的厚度；源 电极 ，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的一端交叠；以及漏电极，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的另一端交叠。根据本公开内容的实施方式，可以提供优异的面板制造工艺便利性、 沟道 损坏防止、短沟道实现和器件小型化的效果。，下面是晶体管和电子装置专利的具体信息内容。
1.一种电子装置，包括：
面板；
用于驱动所述面板的驱动电路，以及
布置在所述面板中的晶体管，
其中，所述晶体管包括：
在基板上的第一绝缘膜，
布置在所述第一绝缘膜上的有源层，
第二绝缘膜，其被布置在所述有源层和所述第一绝缘膜上，同时覆盖所述有源层，并且具有比所述第一绝缘膜的厚度小的厚度，
源电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的一端交叠，以及
漏电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的另一端交叠。
2.根据权利要求1所述的电子装置，其中，在所述基板与所述第一绝缘膜之间布置有栅电极。
3.根据权利要求2所述的电子装置，其中，当所述晶体管被布置在所述面板的有源区中时，
布置有钝化层以覆盖所述源电极和所述漏电极，
在所述钝化层上布置有像素电极，以及
所述像素电极通过所述钝化层中的孔电连接至所述源电极或所述漏电极。
4.根据权利要求3所述的电子装置，其中，向所述栅电极施加数据电压。
5.根据权利要求3所述的电子装置，其中，向所述像素电极施加数据电压。
6.根据权利要求1所述的电子装置，其中，所述有源层由非晶硅半导体组成。
7.根据权利要求1所述的电子装置，其中，所述有源层由多晶硅半导体组成。
8.根据权利要求1所述的电子装置，其中，所述有源层由氧化物半导体组成。
9.一种晶体管，包括：
在基板上的第一绝缘膜；
布置在所述第一绝缘膜上的有源层；
第二绝缘膜，其被布置在所述有源层和所述第一绝缘膜上以覆盖所述有源层，并且具有比所述第一绝缘膜的厚度小的厚度；
源电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的一端交叠；以及
漏电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的另一端交叠。
10.根据权利要求9所述的晶体管，其中，所述第一绝缘膜与所述第二绝缘膜包括公共材料，并且
其中，所述第二绝缘膜相比于所述第一绝缘膜由具有较高公共材料含量的材料制成。
晶体管和电子装置
[0001] 相关申请的交叉引用
技术领域
[0003] 本公开内容涉及晶体管和电子装置。
背景技术
[0004] 随着信息社会发展，由于社会的信息化，对各种形式的电子装置诸如显示装置和照明装置的需求正在增加。这种电子装置的一个示例可以包括其中布置有数据线和栅极线的面板、用于驱动数据线的数据驱动器和用于驱动栅极线的栅极驱动器。
[0005] 在作为这种电子装置的重要的部件的面板中，可以布置有大量的晶体管以驱动面板的各种功能。
[0006] 因此，用于制造面板的工艺可能变得复杂且困难。因此，如果追求制造工艺的便利性，则晶体管的器件性能可能劣化。可替选地，如果试图提高晶体管的性能或者试图修复结构缺陷，则具有晶体管的面板结构可能更复杂并且面板制造工艺可能变得更复杂且困难。发明内容
[0007] 本公开内容的实施方式的一个方面是提供具有能够减少掩模工艺数目的结构的晶体管和电子装置。
[0009] 本公开内容的实施方式的另一方面是提供具有短沟道并能够实现晶体管的小型化的晶体管和电子装置。
[0010] 本公开内容的实施方式的另一方面是提供具有用于减少不必要的寄生电容的结构的晶体管和电子装置。
[0011] 本公开内容的实施方式的另一方面是提供能够同时实现优异的工艺便利性、沟道损坏防止、短沟道和器件小型化的晶体管和电子装置。
[0012] 根据本公开内容的一个方面，提供有一种包括面板和用于驱动面板的驱动电路的电子装置。
[0013] 在该电子装置中，布置在面板上的晶体管可以包括：在基板上的第一绝缘膜；布置在第一绝缘膜上的有源层；第二绝缘膜，其被布置在有源层和第一绝缘膜上，同时覆盖有源层，并且具有比第一绝缘膜的厚度小的厚度；源电极，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的一端交叠；以及漏电极，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的另一端交叠。
[0014] 源电极和漏电极可以通过第二绝缘膜与有源层间隔开，并且源电极和漏电极可以与有源层不直接接触。
[0016] 可以完全沉积第二绝缘膜。
[0018] 第一绝缘膜和第二绝缘膜可以由相同的材料制成。
[0019] 第一绝缘膜和第二绝缘膜可以由不同的材料制成。
[0020] 第一绝缘膜和第二绝缘膜可以由氧化物绝缘膜形成。在这种情况下，第二绝缘膜的氧含量可以与第一绝缘膜的氧含量不同。
[0021] 第一绝缘膜和第二绝缘膜可以由氧化物绝缘膜形成。在这种情况下，第二绝缘膜的氧含量可以高于第一绝缘膜的氧含量。
[0022] 第二绝缘膜可以具有比第一绝缘膜的厚度小的厚度，并且可以具有 或更小的厚度。
[0023] 第二绝缘膜与第一绝缘膜相比可以具有较小的厚度偏差。
[0024] 第二绝缘膜与第一绝缘膜相比可以具有较高的密度。
[0025] 第二绝缘膜可以被布置在面板的整个有源区上方。
[0026] 第二绝缘膜可以延伸至非有源区，非有源区为有源区的外部区域。
[0028] 晶体管可以包括在被布置在非有源区中的栅极驱动电路中，非有源区为面板的有源区的外部区域。
[0029] 晶体管可以具有顶栅结构或底栅结构。
[0030] 在晶体管具有底栅结构的情况下，栅电极可以被布置在基板与第一绝缘膜之间。
[0032] 在晶体管具有顶栅结构的情况下，可以布置有第三绝缘膜以覆盖源电极和漏电极。在这种情况下，栅电极可以布置在第三绝缘膜上。
[0033] 在晶体管被布置在有源区中的情况下，可以布置有钝化层以覆盖栅电极。在钝化层上可以布置有像素电极并且像素电极可以通过第三绝缘膜中的孔电连接至源电极或漏电极。
[0036] 可替选地，可以向像素电极施加数据电压。
[0037] 根据本公开内容的另一方面，提供一种晶体管，包括：在基板上的第一绝缘膜；布置在第一绝缘膜上的有源层；第二绝缘膜，其被布置在有源层和第一绝缘膜上，同时覆盖有源层，并且具有比第一绝缘膜的厚度小的厚度；源电极，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的一端交叠；以及漏电极，其被布置在第二绝缘膜上，与有源层间隔开且与有源层的另一端交叠。
[0038] 晶体管还可以包括被布置在有源层下方的栅电极。
[0039] 可替选地，晶体管还可以包括位于有源层上方的栅电极。
[0040] 根据本公开内容的实施方式，可以提供具有能够减少掩模工艺的数目的结构的晶体管和电子装置。
[0041] 根据本公开内容的实施方式，可以提供如下晶体管和电子装置：有源层和源电极/漏电极在没有蚀刻阻挡器配置的情况下彼此间隔开，由此提供没有后沟道损坏并且具有优异的器件性能的电子装置。
[0042] 根据本公开内容的实施方式，可以提供能够容易地实现短沟道结构的晶体管和电子装置并且可以实现小尺寸晶体管。
[0043] 根据本公开内容的实施方式，可以提供具有用于减少不必要的寄生电容的结构的晶体管和电子装置。
[0045] 根据以下结合附图的详细描述，本发明的上述和其他方面、特征和优点将更加明显，在附图中：
[0046] 图1是根据本公开内容的实施方式的电子装置的示意性系统配置图；
[0047] 图2示出了包括根据本公开内容的实施方式的电子装置的系统的示例；
[0049] 图4示出了在根据本公开内容的实施方式的面板是液晶显示(LCD)面板的情况下包括第三类型的晶体管的子像素；
[0050] 图5是示出了根据本公开内容的实施方式的面板中包括的栅极驱动电路的示意图；
[0051] 图6是示出根据本公开内容的实施方式的AES结构的晶体管的图；
[0052] 图7是示出根据本公开内容的实施方式的AES结构晶体管中的接触区的图；
[0053] 图8是示出根据本公开内容的实施方式的AES结构晶体管中的沟道区的图；
[0054] 图9是用于说明根据本公开内容的实施方式的AES结构晶体管的特性的图；
[0055] 图10是用于说明本公开内容的实施方式的AES结构晶体管的操作的图；
[0056] 图11是示出根据本公开内容的实施方式的具有顶栅结构的AES结构晶体管的图；
[0057] 图12是示出在根据本公开内容的实施方式的AES结构晶体管被布置在子像素中的情况下连接至像素电极的AES结构晶体管的图；
[0058] 图13是示出在根据本公开内容的实施方式的AES结构晶体管被布置在子像素中的情况下的面板的工艺流程的图；
[0059] 图14是示出在根据本公开内容的实施方式的具有顶栅结构的AES结构晶体管被布置在子像素中的情况下连接至像素电极的AES结构晶体管的图；以及
[0060] 图15是用于说明根据本发明的实施方式的AES结构晶体管、BCE结构晶体管和ES结构晶体管之间的比较的图。
具体实施方式
[0061] 在下文中，将参照附图详细描述本公开内容的一些实施方式。在通过附图标记表示附图中的元件时，尽管在不同的附图中示出，但是相同的元件将由相同的附图标记表示。此外，在本公开内容的以下描述中，当可能使得本公开内容的主题不清楚时，将省略并入本文的已知功能和构造的详细描述。
[0062] 另外，当描述本公开内容的部件时，可以在本文中使用诸如第一、第二、A、B、(a)、(b)等的术语。这些术语中的每个并非用于限定相应部件的本质、次序或顺序，而仅用于区分相应的部件和(一个或更多个)其他部件。在将特定结构元件描述为“连接至”、“耦接至”另一结构元件或与另一结构元件“接触”的情况下，应该解释为另一结构元件可以“连接至”、“耦接至”这些结构元件或与这些结构元件“接触”，以及该特定结构元件直接连接至另一结构元件或与另一结构元件直接接触。
[0063] 图1是根据本公开内容的实施方式的电子装置的示意性系统配置图。
[0064] 根据本公开内容的实施方式的电子装置可以包括显示装置、照明装置、发光装置等。在下文中，为了便于说明，将主要描述显示装置作为电子装置的代表性示例。然而，本发明可以类似地应用于诸如照明装置、发光装置的各种其他类型的电子装置，只要其包括根据本公开内容的实施方式的晶体管即可。
[0065] 根据本公开内容的实施方式的电子装置可以包括用于显示图像或输出光的面板PNL和用于驱动该面板PNL的驱动电路。
[0066] 面板PNL可以包括多个数据线DL、多个栅极线GL以及由多个数据线DL和多个栅极线GL限定并以矩阵类型布置的多个子像素SP。
[0067] 在面板PNL中，多个数据线DL和多个栅极线GL可以被布置成彼此交叉。作为示例，多个栅极线GL可以被布置成行或列，并且多个数据线DL可以被布置成列或行。在下文中，为了便于说明，假设多个栅极线GL被布置成行并且多个数据线DL被布置成列。
[0071] 面板PNL可以包括其中显示图像的有源区A/A和其中不显示图像的非有源区N/A。此处，非有源区N/A也可以被称为边框区域。
[0072] 在有源区A/A中可以布置有用于显示图像的多个子像素SP。
[0073] 在非有源区N/A中可以布置有用于电连接至数据驱动器DDR的焊盘部以及用于将焊盘部连接至多个数据线DL的多个数据链接线。此处，多个数据链接线可以是从多个数据线DL延伸至非有源区N/A的部分，或者可以是电连接至多个数据线DL的单独的图案。
[0074] 此外，在非有源区N/A中可以布置有用于通过电连接至数据驱动器DDR的焊盘部将栅极驱动所需的电压(信号)传输至栅极驱动器GDR的栅极驱动相关线。例如，栅极驱动相关线可以包括用于传输时钟信号的时钟线、用于传输栅极电压VGH、VGL的栅极电压线、用于传输产生扫描信号所需的各种控制信号的栅极驱动控制信号线等。与布置在有源区A/A中的栅极线GL不同，这些栅极驱动相关线可以布置在非有源区N/A中。
[0075] 驱动电路可以包括用于驱动多个数据线DL的数据驱动器DDR、用于驱动多个栅极线GL的栅极驱动器GDR以及用于控制数据驱动器DDR和栅极驱动器GDR的控制器CTR。
[0076] 数据驱动器DDR可以通过向多个数据线DL输出数据电压来驱动多个数据线DL。
[0077] 栅极驱动器GDR可以通过向多个栅极线GL输出扫描信号来驱动多个栅极线GL。
[0078] 控制器CTR可以提供数据驱动器DDR和栅极驱动器GDR的驱动操作所需的各种类型的控制信号DCS、GCS以控制数据驱动器DDR和栅极驱动器GDR的驱动操作。此外，控制器CTR可以向数据驱动器DDR提供图像数据DATA。
[0079] 控制器CTR可以根据在每个帧中实现的定时开始扫描、可以根据在数据驱动器DDR中使用的数据信号格式转换从外部输入的图像数据，可以输出经转换的图像数据DATA，使得可以根据扫描在合适的时间控制数据驱动操作。
[0080] 控制器CTR可以从外部装置(例如，主机系统)接收包括垂直同步信号Vsync、水平同步信号Hsync、输入数据使能信号DE、时钟信号CLK等的定时信号，可以生成各种控制信号，并且可以将所生成的控制信号输出至数据驱动器DDR和栅极驱动器GDR以便控制数据驱动器DDR和栅极驱动器GDR。
[0081] 例如，为了控制栅极驱动器GDR，控制器CTR可以输出包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE等的各种栅极控制信号GCS。
[0082] 此外，为了控制数据驱动器DDR，控制器CTR可以输出包括源极起始脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE等的各种数据控制信号DCS。
[0083] 控制器CTR可以是在一般的显示装置中使用的定时控制器，或者可以是还能够执行包括定时控制的其他控制功能的控制器。
[0084] 控制器CTR可以被实现为与数据驱动器DDR分立的部件，或者可以被实现为与数据驱动器DDR集成的集成电路。
[0085] 数据驱动器DDR可以从控制器CTR接收图像数据DATA并且可以向多个数据线DL提供数据电压以驱动多个数据线DL。数据驱动器DDR也可以被称为源极驱动器。
[0087] 栅极驱动器GDR可以通过向多个栅极线GL依次提供扫描信号来依次驱动多个栅极线GL。栅极驱动器GDR也可以被称为扫描驱动器。
[0088] 栅极驱动器GDR根据控制器CTR的控制向多个栅极线GL依次提供具有导通(ON)电压或截止(OFF)电压的扫描信号。
[0089] 当特定的栅极线由栅极驱动器GDR打开时，数据驱动器DDR将从控制器CTR接收到的图像数据DATA转换成模拟形式的数据电压并向多个数据线DL提供数据电压。
[0090] 根据驱动方法和面板设计方法，数据驱动器DDR可以仅位于面板PNL的一侧上(例如，在上侧上或在下侧上)，或者可以位于面板PNL的两侧上(例如，在上侧和下侧上)。
[0091] 根据驱动方法和面板设计方法，栅极驱动器GDR可以位于面板PNL的仅一侧上(例如，左侧或右侧)，或者可以位于面板PNL的两侧上(例如，左侧和右侧)。
[0092] 可以实现包括一个或更多个源极驱动器集成电路SDIC的数据驱动器DDR。
[0094] 每个源极驱动器集成电路SDIC可以以TAB(带式自动键合)类型或COG(玻璃上芯片)类型连接至面板PNL的键合焊盘，或者可以直接布置在面板PNL上。在一些情况下，每个源极驱动器集成电路SDIC可以集成并布置在面板PNL上。另外，每个源极驱动器集成电路SDIC可以实现为COF(膜上芯片)类型。在这种情况下，每个源极驱动器集成电路SDIC可以安装在电路膜上，并且可以通过电路膜电连接至面板PNL中的数据线DL。
[0095] 栅极驱动器GDR可以包括多个栅极驱动电路GDC。多个栅极驱动电路GDC可以与多个栅极线GL中的每个分别对应。
[0096] 每个栅极驱动电路GDC可以包括移位寄存器、电平移位器等。
[0097] 每个栅极驱动电路GDC可以以TAB(带式自动键合)类型或COG(玻璃上芯片)类型的形式连接至面板PNL的键合焊盘。另外，每个栅极驱动电路GDC可以通过COF(膜上芯片)方法实现。在这种情况下，每个栅极驱动电路GDC可以安装在电路膜上并且可以通过电路膜电连接至面板PNL中的栅极线GL。另外，每个栅极驱动电路GDC可以实现为GIP(板内栅极)类型，并且可以包含在面板PNL中。也就是说，每个栅极驱动电路GDC可以直接形成在面板PNL上。
[0098] 图2示出了包括根据本公开内容的实施方式的电子装置的系统的示例。
[0099] 参照图2，在根据本公开内容的实施方式的电子装置中，数据驱动器DDR被实现为各种类型TAB、COG、COF等中的COF(膜上芯片)类型并且栅极驱动器GDR实现为各种类型TAB、COG、COF、GIP等中的GIP(板内栅极)类型。
[0100] 可以用一个或更多个源极驱动器集成电路SDIC来实现数据驱动器DDR。图2示出了其中以多个源极驱动器集成电路SDIC实现数据驱动器DDR的示例。
[0101] 在数据驱动器DDR实现为COF类型的情况下，可以将实现数据驱动器DDR的每个源极驱动器集成电路SDIC安装在源极侧电路膜SF上。
[0102] 源极侧电路膜SF的一侧可以电连接至存在于面板PNL的非有源区N/A中的焊盘部(一组焊盘)。
[0103] 在源极侧电路膜SF上可以布置有用于电连接源极驱动器集成电路SDIC和面板PNL的多个线。
[0104] 根据本实施方式的电子装置可以包括用于多个源极驱动器集成电路SDIC与其他装置之间的电路连接的至少一个源极印刷电路板SPCB，以及用于安装控制部件和各种电子装置的控制印刷电路板CPCB。
[0105] 至少一个源极印刷电路板SPCB可以连接至源极侧电路膜SF的其上安装有源极驱动器ICSDIC的另一侧。
[0106] 也就是说，源极侧电路膜SF的安装有源极驱动器集成电路SDIC的一侧可以电连接至面板PNL的非有源区N/A，并且源极侧电路膜SF的另一侧可以电连接至源极印刷电路板SPCB。
[0107] 在控制印刷电路板CPCB上可以布置有用于控制数据驱动器DDR和栅极驱动器GDR的操作的控制器CTR。
[0108] 此外，控制印刷电路板CPCB可以设置有电源管理集成电路PMIC，所述电源管理集成电路PMIC用于向面板PNL、数据驱动器DDR和栅极驱动器GDR提供各种电压或电流并且用于控制提供至面板PNL、数据驱动器DDR和栅极驱动器GDR的电压或电流。
[0109] 源极印刷电路板SPCB和控制印刷电路板CPCB可以通过至少一个连接构件CBL连接成电路。连接构件CBL可以是例如柔性印刷电路FPC、柔性扁平电缆FFC等。
[0110] 一个或更多个源极印刷电路板SPCB和控制印刷电路板CPCB可以通过集成到一个印刷电路板中来实现。
[0111] 在栅极驱动器GDR实现为GIP(板内栅极)类型的情况下，包括在栅极驱动器GDR中的多个栅极驱动电路GDC可以直接形成在面板PNL的非有源区N/A上。
[0112] 多个栅极驱动电路GDC中的每个可以将扫描信号SCAN输出至布置在面板PNL的有源区A/A中的对应的栅极线GL。
[0113] 布置在面板PNL上的多个栅极驱动电路GDC可以通过布置在非有源区N/A中的栅极驱动相关线接收各种信号，用于生成扫描信号，包括时钟信号、高电平栅极电压VGH、低电平栅极电压VGL、起始信号VST、复位信号RST等。
[0114] 布置在非有源区N/A中的栅极驱动相关线可以电连接至被布置成最靠近多个栅极驱动电路GDC的源极侧电路膜SF。
[0115] 图3是示出在根据本发明的实施方式的面板PNL是OLED(有机发光二极管)面板的情况下的子像素SP的结构的图。
[0116] 参照图3，作为OLED面板的面板110中的每个子像素SP可以包括：有机发光二极管OLED；用于驱动有机发光二极管OLED的驱动晶体管DRT；电连接在驱动晶体管DRT的第一节点N1与对应的数据线DL之间的开关晶体管O-SWT；以及电连接在驱动晶体管DRT的第一节点N1与第二节点N2之间的存储电容器Cst。
[0118] 根据图3中的电路，有机发光二极管OLED的阳极电极(也称为像素电极)可以电连接至驱动晶体管DRT的第二节点N2。可以向有机发光二极管OLED的阴极电极(也称为公共电极)施加基准电压EVSS。
[0119] 例如，基准电压EVSS可以是地电压或者可以是高于或低于地电压的电压。此外，基准电压EVSS可以根据驱动状态而变化。例如，可以将图像驱动模式期间的基准电压EVSS设置成与感测驱动模式期间的基准电压EVSS不同。
[0120] 驱动晶体管DRT可以通过向有机发光二极管OLED提供驱动电流来驱动有机发光二极管OLED。
[0121] 驱动晶体管DRT可以包括第一节点N1、第二节点N2、第三节点N3等。
[0122] 驱动晶体管DRT的第一节点N1可以是栅极节点，并且可以电连接至开关晶体管O-SWT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以是源极节点或漏极节点，并且可以电连接至有机发光二极管OLED的阳极电极(或阴极电极)。驱动晶体管DRT的第三节点N3可以是漏极节点或源极节点，并且可以电连接至用于提供驱动电压EVDD的驱动电压线DVL。
[0123] 存储电容器Cst可以电连接在驱动晶体管DRT的第一节点N1与第二节点N2之间以在一帧的时间段(或预定的时间段)内保持与图像信号电压对应的数据电压Vdata或与数据电压对应的电压。
[0124] 开关晶体管O-SWT的漏极节点或源极节点可以电连接至对应的数据线DL并且开关晶体管O-SWT的源极节点或漏极节点可以连接至驱动晶体管DRT的第一节点N1。开关晶体管O-SWT的栅极节点可以电连接至对应的栅极线GL以接收扫描信号SCAN。
[0125] 可以通过经由与栅极节点对应的栅极线接收扫描信号SCAN来控制开关晶体管O-SWT导通和关断。
[0126] 可以通过扫描信号SCAN使开关晶体管O-SWT导通以向驱动晶体管DRT的第一节点N1传输从相应的数据线DL提供的数据电压Vdata。
[0127] 同时，存储电容器Cst可以不是作为存在于驱动晶体管DRT的第一节点N1与第二节点N2之间的内部电容器的寄生电容器(例如，Cgs、Cgd)，而是可以是有意设计在驱动晶体管DRT外部的外部电容器。
[0128] 驱动晶体管DRT和开关晶体管O-SWT中的每个可以是n型晶体管或p型晶体管。
[0129] 图3中所示的每个子像素结构是2T(晶体管)1C(电容器)结构，其为说明性示例。因此，在一些情况下，根据本实施方式的子像素还可以包括一个或更多个晶体管和一个或更多个电容器。可替选地，多个子像素中的每个可以具有相同的结构，并且多个子像素中的一些可以具有不同的结构。
[0130] 图4示出了在根据本发明的实施方式的面板PNL是LCD(液晶显示)面板的情况下的子像素SP的结构。
[0131] 参照图4，作为LCD面板的面板110中的每个子像素SP可以包括像素电极PXL、开关晶体管L-SWT等。
[0132] 开关晶体管L-SWT可以由扫描信号SCAN控制并且可以电连接在数据线DL与像素电极PXL之间。
[0133] 可以通过扫描信号SCAN使开关晶体管L-SWT导通以向像素电极PXL传输从数据线DL提供的数据电压Vdata。被施加数据电压Vdata的像素电极PXL可以与施加公共电压的公共电极COM形成电场。也就是说，在像素电极PXL与公共电极COM之间可以形成有电容器(存储电容器)。
[0134] 图5是示出了根据本发明的实施方式的布置在面板PNL上的栅极驱动电路GDC的示意图。
[0135] 参照图5，每个栅极驱动电路GDC可以包括上拉晶体管Tup、下拉晶体管Tdown和控制开关电路CSC。
[0136] 控制开关电路CSC是用于控制与上拉晶体管Tup的栅极节点对应的Q节点的电压和与下拉晶体管Tdown的栅极节点对应的QB节点的电压的电路。这种控制开关电路CSC可以包括多个开关(晶体管)。
[0137] 上拉晶体管Tup是用于通过栅极信号输出节点Nout向栅极线GL提供与第一电平电压(例如，高电平电压VGH)对应的栅极信号Vgate的晶体管。下拉晶体管Tdown是用于通过栅极信号输出节点Nout向栅极线GL提供与第二电平电压(例如，低电平电压VGL)对应的栅极信号Vgate的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以在不同的定时处导通。
[0138] 上拉晶体管Tup可以电连接在用于施加时钟信号CLK的时钟信号施加节点Nclk与电连接至栅极线GL的栅极信号输出节点Nout之间。上拉晶体管Tup可以通过Q节点的电压导通或截止。
[0139] 上拉晶体管Tup的栅极节点电连接至Q节点。上拉晶体管Tup的漏极节点或源极节点电连接至时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接至输出栅极信号Vgate的栅极信号输出节点Nout。
[0140] 上拉晶体管Tup可以通过Q节点的电压导通，并且可以在时钟信号CLK的高电平范围中将具有高电平电压VGH的栅极信号Vgate输出至栅极信号输出节点Nout。
[0141] 可以向栅极线GL提供从栅极信号输出节点Nout输出的高电平电压VGH的栅极信号Vgate。
[0142] 下拉晶体管Tdown可以电连接在栅极信号输出节点Nout与基极电压节点Nvss之间，并且可以通过QB节点的电压导通或关断。
[0143] 下拉晶体管Tdown的栅极节点可以电连接至QB节点。下拉晶体管Tdown的漏极节点或源极节点电连接至基极电压节点Nvss，并且接收与恒定电压对应的基极电压VSS。下拉晶体管Tdown的源极节点或漏极节点电连接至输出栅极信号Vgate的栅极信号输出节点Nout。
[0144] 下拉晶体管Tdown可以通过QB节点的电压导通并且可以将低电平电压VGL的栅极信号Vgate输出至栅极信号输出节点Nout。因此，可以通过栅极信号输出节点Nout将低电平电压VGL的栅极信号Vgate提供至相应的栅极线GL。此处，例如，低电平电压VGL的栅极信号Vgate可以是基极电压VSS。
[0145] 同时，控制开关电路CSC可以由两个或更多个晶体管组成并且可以设置有诸如Q节点、QB节点、置位节点S(也被称为起始节点)、复位节点R的节点。在一些情况下，控制开关电路CSC还可以包括被输入诸如驱动电压VDD的各种电压的输入节点。
[0146] 在控制开关电路CSC中，Q节点电连接至上拉晶体管Tup的栅极节点，并且重复充电和放电。
[0147] 在控制开关电路CSC中，QB节点电连接至下拉晶体管Tdown的栅极节点，并且重复充电和放电。
[0148] 在控制开关电路CSC中，置位节点S可以被施加有用于指示栅极驱动电路GDC的栅极驱动的起始的置位信号SET。
[0149] 施加至置位节点S的置位信号SET可以是从栅极驱动器GDR的外部输入的起始信号VST或者可以是从当前栅极驱动电路GD之前的前级的栅极驱动电路GDC输出的栅极信号Vgate的反馈信号(进位信号)。
[0150] 施加至控制开关电路CSC中的复位节点R的复位信号RST可以是用于同时初始化所有级的栅极驱动电路GDC的复位信号，或者可以是从其他级前级或后级输入的进位信号。
[0151] 控制开关电路CSC可以响应于置位信号SET对Q节点充电，并且可以响应于复位信号RST对Q节点放电。控制开关电路CSC可以包括用于分别在不同的定时处对Q节点和QB节点充电或放电的逆变器电路。
[0152] 如图3中所示，可以在作为OLED面板的面板PNL的有源区A/A中的多个子像素SP中的每个中布置有驱动晶体管DRT和开关晶体管O-SWT。
[0153] 如图4中所示，可以在作为LCD面板的面板PNL的有源区A/A中的多个子像素SP中的每个中布置有开关晶体管L-SWT。
[0154] 以这种方式，在可以为OLED面板或LCD面板的面板PNL的有源区A/A中的多个子像素SP的区域中可以布置多个晶体管(DRT、O-SWT、L-SWT)。
[0155] 如图2中所示，在栅极驱动电路GDC被实现为其中栅极驱动电路GDC嵌入在面板PNL中的GIP类型的情况下，可以在作为面板PNL的有源区A/A的外部区域的非有源区N/A中布置构成栅极驱动电路GDC的晶体管(Tup、Tdown和CSC中的晶体管)。
[0156] 以下将描述布置在面板PNL的有源区A/A或非有源区N/A中的晶体管TR的结构。
[0157] 图6示出了根据本发明的实施方式的AES(高级蚀刻阻挡层)结构的晶体管TR，图7示出了根据本发明的实施方式的AES结构晶体管的接触区CA并且图8示出了根据本发明的实施方式的AES结构晶体管中的沟道区CHA。
[0158] 参照图6，布置在面板PNL上的AES(高级蚀刻阻挡层)结构的晶体管TR可以包括有源层ACT、源电极S、漏电极D、栅电极GATE等。
[0159] 更具体地，在基板SUB上布置有第一绝缘膜INS1。
[0160] 在第一绝缘膜INS1上布置有源层ACT。
[0161] 第二绝缘膜INS2布置在有源层ACT和第一绝缘膜INS1上，同时覆盖有源层ACT。
[0162] 第二绝缘膜INS2可以具有比第一绝缘膜INS1的厚度小的厚度。
[0163] 源电极S和漏电极D可以在第二绝缘膜INS2上布置成彼此间隔开。也就是说，源电极S和漏电极D可以通过第二绝缘膜INS2与有源层ACT间隔开。
[0164] 也就是说，源电极S被布置在第二绝缘膜INS2上并且可以与有源层ACT的一端交叠，同时与有源层ACT间隔开。漏电极D被布置在第二绝缘膜INS2上并且可以与有源层ACT的另一端交叠，同时与有源层ACT间隔开。
[0165] 根据本发明的实施方式的AES结构的晶体管TR可以具有底栅结构或顶栅结构。
[0166] 参照图6至图8，可以作为示例描述底栅结构的晶体管TR。因此，栅电极GATE可以定位在基板SUB与第一绝缘膜INS1之间。在这种情况下，第一绝缘膜INS1可以与栅极绝缘膜或栅极绝缘体对应。
[0167] 第一绝缘膜INS1可以布置在面板PNL的整个有源区A/A上方。在一些情况下，第一绝缘膜INS1可以被布置成延伸至有源区A/A的外部区域的非有源区N/A。
[0168] 第一绝缘膜INS1可以是完全沉积在表面上的绝缘层。也就是说，第一绝缘膜INS1可以是通过在没有掩模工艺的情况下执行全表面沉积或完全沉积而形成的薄膜。
[0169] 在根据本发明的实施方式的电子装置中，可以在面板PNL的整个有源区A/A上方布置有第二绝缘膜INS2。在一些情况下，第二绝缘膜INS2可以延伸至作为有源区A/A的外部区域的非有源区N/A。
[0170] 在根据本发明的实施方式的电子装置中，第二绝缘膜INS2可以是薄绝缘体层。也就是说，第二绝缘膜INS2可以是通过在没有掩模工艺的情况下进行全表面沉积或完全沉积而形成的薄膜。
[0172] MOCVD(金属有机化学气相沉积)工艺是一种CVD(化学气相沉积)工艺，其中，原料气体在高温基板上流出以在表面上引起分解反应以形成薄膜。也就是说，这是其中在原料气体中包含有机金属络合物并且在加热的基板上热解有机金属气体以生长半导体薄膜的技术。在MOCVD方法的情况下，可以在比CVD的温度低的温度下使用卤化卤素气体来操作膜，并且可以获得能够以原子单位控制薄膜的均匀膜。
[0173] ALD(原子层沉积)工艺是一种沉积方法，其中，通过反应气体之间的化学反应形成的颗粒沉积在基板的表面上以通过分离和提供相应的反应材料来形成薄膜。在该方法中，在将一种化学反应材料化学地吸附在要在其上沉积薄膜的基板上之后，引入并化学地吸收第二气体或第三气体并且由此在基板上沉积薄膜。
[0174] 在利用这种MOCVD或ALD方法的情况下，虽然可能稍微降低薄膜的生产率和生长速度，但是与普通PVD(物理气相沉积)和其他的一般的CVD(化学气相沉积)相比，可以提高薄膜沉积性能，并且由此可以实现薄膜厚度的精确控制。也就是说，在MOCVD或ALD工艺的情况下，可以形成具有优异的台阶覆盖特性的薄膜。
[0175] 另外，在利用这种MOCVD或ALD方法的情况下，与诸如溅射的其他一般的气相沉积方法相比，可以形成具有更高的厚度均匀性和更高的组成均匀性以及更高密度的薄膜。
[0176] 通过MOCVD或ALD方法形成的第二绝缘膜INS2可以是非常薄的绝缘层。
[0177] 另外，在通过MOCVD或ALD方法形成的第二绝缘膜INS2中，根据位置的厚度变化可以非常小。也就是说，第二绝缘膜INS2可以具有高厚度均匀性。
[0178] 另外，通过MOCVD或ALD方法形成的第二绝缘膜INS2可以是高密度绝缘膜。
[0179] 同时，第一绝缘膜INS1可以通过诸如用于形成第二绝缘膜INS2的MOCVD或ALD工艺的薄膜沉积方法形成。可替选地，除了诸如MOCVD或ALD的薄膜沉积技术之外，可以通过使用其他的一般的CVD或PVD来形成第一绝缘膜INS1。
[0180] 在根据本发明的实施方式的电子装置中，即使通过诸如用于形成第二绝缘膜INS2的MOCVD或ALD的薄膜沉积方法形成第一绝缘膜INS1，第一绝缘膜INS1仍应被形成为比第二绝缘膜INS2厚。
[0181] 在通过诸如MOCVD或ALD的薄膜沉积方法形成第二绝缘膜INS2并且通过其他沉积方法形成第一绝缘膜INS1的情况下，第二绝缘膜INS2可以比第一绝缘膜INS1薄。
[0182] 在通过诸如MOCVD或ALD的薄膜沉积方法形成第二绝缘膜INS2并且通过其他沉积方法形成第一绝缘膜INS1的情况下，第二绝缘膜INS2与第一绝缘膜INS1相比可以具有较小的厚度偏差。也就是说，第二绝缘膜INS2与第一绝缘膜INS1相比可以具有较好的厚度均匀性。
[0183] 在通过诸如MOCVD或ALD的薄膜沉积方法形成第二绝缘膜INS2并且通过其他沉积方法形成第一绝缘膜INS1的情况下，第二绝缘膜INS2与第一绝缘膜INS1相比可以具有较高的密度。
[0184] 第一绝缘膜INS1可以包括SiOx、SiO2、TiOx、SiON、SiNx等中至少之一。
[0185] 第二绝缘膜INS2可以包括SiOx、SiO2、TiOx、SiON、SiNx等中至少之一。
[0186] 第一绝缘膜INS1和第二绝缘膜INS2可以由相同的材料制成。例如，第一绝缘膜INS1和第二绝缘膜INS2可以由SiO2形成。作为另一示例，第一绝缘膜INS1和第二绝缘膜INS2可以全部由SiOx制成。
[0187] 第一绝缘膜INS1和第二绝缘膜INS2可以由不同的材料形成。例如，第一绝缘膜INS1可以由SiO2制成而第二绝缘膜INS2可以由SiON制成。
[0188] 可替选地，第一绝缘膜INS1和第二绝缘膜INS2可以由包含氧的氧化物绝缘膜形成。
[0189] 在第一绝缘膜INS1和第二绝缘膜INS2是氧化物绝缘膜的情况下，第二绝缘膜INS2的氧含量可以与第一绝缘膜INS1的氧含量不同。例如，第二绝缘膜INS2的氧含量可以高于第一绝缘膜INS1的氧含量。
[0190] 此外，第一绝缘膜INS1和第二绝缘膜INS2可以由通常包含除氧以外的材料(例如，SiNx)的绝缘膜组成。在这种情况下，第二绝缘膜INS2的公共材料含量(例如，N)可以与第一绝缘膜INS1的公共材料含量(例如，N)不同。
[0191] 同时，根据本发明的实施方式的AES(高级蚀刻阻挡层)结构的晶体管TR的有源层ACT可以具有各种类型。
[0192] 例如，有源层ACT可以由非晶硅(a-Si)半导体形成。包括这种有源层ACT的晶体管TR可以被称为非晶硅(a-Si)晶体管。
[0193] 在其他示例中，有源层ACT可以由多晶硅半导体制成。包括该有源层ACT的晶体管TR可以被称为LTPS(低温多晶硅)晶体管。
[0194] 在另一示例中，有源层ACT可以由氧化物半导体制成。包括该有源层ACT的晶体管TR可以被称为氧化物晶体管。在这种情况下，例如，氧化物半导体可以是诸如IGZO、IZO或ITZO的N型氧化物半导体，或者可以是诸如CuOx、SnOx或NiOx的P型氧化物半导体。
[0195] 参照图7和图8，将描述图6的接触区CTA和沟道区CHA。在下文中，假设在源电极S和漏电极D上布置有钝化层PAS。
[0196] 参照图7，接触区CTA是其中源电极S与有源层ACT通过MIS(金属绝缘体半导体)接触原理彼此接触并且漏电极D与有源层ACT通过MIS(金属绝缘体半导体)接触原理接触的区域。
[0197] 如图7中所示，第二绝缘膜INS2被布置在源电极S与有源层ACT之间。第二绝缘膜INS2被布置在漏电极D与有源层ACT之间。
[0198] 尽管第二绝缘膜INS2被布置在源电极S与有源层ACT之间，但是第二绝缘膜INS2通过MOCVD或ALD薄膜沉积技术形成为非常薄，由此可以通过MIS(金属绝缘体半导体)接触原理降低源电极S与有源层ACT之间的接触电阻。
[0199] 类似地，尽管第二绝缘膜INS2被布置在漏电极D与有源层ACT之间，但是由于第二绝缘膜INS2形成为非常薄，所以可以根据MIS接触原理降低漏电极D与有源层ACT之间的接触电阻。
[0200] 参照图8，沟道区CHA是其中当导通电平的栅极电压施加至栅电极GATE时在有源层ACT中形成沟道的区域。沟道可以包括与源电极S和漏电极D邻近的后沟道以及远离源电极S和漏电极D的前沟道。
[0201] 图9是用于说明根据本发明的实施方式的具有AES结构的AES结构晶体管TR的特性的图，并且图10是用于说明根据本发明的实施方式的AES结构晶体管的操作或操作原理的图。
[0202] 参照图9，有源层ACT通过第二绝缘膜INS2与源电极S和漏电极D分离。
[0203] 该结构可以防止有源层ACT的后沟道在面板制造过程中被损坏。也就是说，当在面板制造过程期间执行蚀刻工艺用于形成源电极S和漏电极D时，可以通过堆叠在有源层ACT上的第二绝缘膜INS2保护有源层ACT的沟道区(后沟道区)不被蚀刻。也就是说，第二绝缘膜INS2可以用作用于防止对有源层ACT的沟道的损坏的蚀刻阻挡层ES。
[0204] 同时，如上所述，第二绝缘膜INS2可以形成为具有非常薄的厚度(T2)，因为第二绝缘膜INS2是通过诸如能够控制薄膜沉积的MOCVD或ALD工艺的薄膜沉积方法形成的。
[0205] 在通过诸如MOCVD或ALD的薄膜沉积方法形成第二绝缘膜INS2并且通过其他沉积方法形成第一绝缘膜INS1的情况下，第二绝缘膜INS2的厚度T2可以比第一绝缘膜的厚度T1薄得多。
[0206] 结果，由于布置在源电极/漏电极S/D与有源层ACT之间的第二绝缘膜INS2非常薄，所以第二绝缘膜INS2可能不具有完全绝缘特性，由此可以减小源电极/漏电极S/D与有源层ACT之间的接触电阻。
[0207] 如上所述，在通过诸如MOCVD或ALD的薄膜沉积方法形成第二绝缘膜INS2并且通过其他沉积方法形成第一绝缘膜INS1的情况下，第二绝缘膜INS2的厚度T2可以小于第一绝缘膜INS1的厚度T1。也就是说，第二绝缘膜INS2可以是薄绝缘体层。
[0208] 例如，第二绝缘膜INS2可以具有 或更小的厚度T2。在一些情况下，第二绝缘膜INS2可以具有在 至 的范围内的厚度T2或者 或更小的厚度T2。考虑到后面将描述的第二绝缘膜INS2的作用，如果第二绝缘膜INS2的厚度(T2)超过根据具体的条件(例如，氧含量)的临界厚度(例如， 或 )，则第二绝缘膜INS2可能不能在源电极/漏电极S/D与有源层ACT之间传输载流子。在这种情况下，晶体管TR可能不会正常操作。
[0209] 同时，第二绝缘膜INS2的厚度T2可以根据第二绝缘膜INS2的氧含量而变化。
[0210] 另外，第二绝缘膜INS2的厚度T2可以根据第一绝缘膜INS1与第二绝缘膜INS2之间的氧含量差异而变化。
[0211] 更具体地，由于第二绝缘膜INS2的氧含量A大于第一绝缘膜INS1的氧含量B，所以第二绝缘膜INS2可以形成为较厚。
[0212] 例如，当第二绝缘膜INS2的氧含量比第一绝缘膜INS1的氧含量高第一水平时，第二绝缘膜INS2的厚度(T2)可以设计成具有 至 的厚度(T2)。在第二绝缘膜INS2的氧含量比第一绝缘膜INS1的氧含量大第二水平(第二水平高于第一水平，并且表示氧含量过多的状态)的情况下，第二绝缘膜INS2的厚度(T2)可以设计成具有约 的厚度。
[0213] 参照图10，可以分别向AES结构的晶体管TR的栅电极G、源电极S和漏电极D施加栅极电压Vg、源极电压Vs和漏极电压Vd。
[0214] 以下将描述具有AES结构的AES结构晶体管TR在用于导通晶体管TR的电压施加条件下的操作原理。
[0215] 如上所述，由于第一绝缘膜INS1与第二绝缘膜INS2之间的氧含量差异(或者公共材料含量诸如氮N的差异)，在第一绝缘膜INS1和/或第二绝缘膜INS2中可能出现缺陷。
[0216] 例如，如果第二绝缘膜INS2的氧含量高于第一绝缘膜INS1的氧含量，则可能在第二绝缘膜INS2中引发并产生缺陷，由此可能在第二绝缘膜INS2中捕获从源电极S和漏电极D传输的诸如电子和空穴的载流子。
[0217] 第二绝缘膜INS2可以具有等于或小于预定厚度阈值的厚度。此处，厚度阈值可以在 至 (埃)的范围中，并且当第二绝缘膜INS2处于氧含量过多的状态中时，厚度阈值可以是 或者可以是与其接近的值。
[0218] 如上所述，由于第二绝缘膜INS2的厚度(T2)可以非常小，因此可以向有源层ACT传输来自源电极S和漏电极D的在第二绝缘膜INS2中捕获的诸如电子、空穴等的载流子。因此，可以在有源层ACT中形成沟道，并且电流可以流过晶体管TR。
[0219] 可以设置第二绝缘膜INS2的厚度T2以便可以向有源层ACT递送来自源电极S和漏电极D的、在第二绝缘膜INS2中捕获的诸如电子和空穴的载流子。
[0220] 如上所述，在根据本发明的实施方式的AES结构的晶体管TR中，尽管源电极/漏电极S/D和有源层ACT由第二绝缘膜INS2分离，但是可以通过设计成具有满足以下条件的配置来进行正常操作：(1)其中通过诸如MOCVD或ALD的薄膜沉积工艺来形成第二绝缘膜INS2的条件，和(2)其中由于第一绝缘膜INS1与第二绝缘膜INS2之间的公共材料含量的差异(例如，氧含量差异)而在第二绝缘膜INS2中引发缺陷，由此在第二绝缘膜INS2中捕获诸如电子和空穴的载流子的条件。
[0221] 如上所述，在根据本发明的实施方式的AES结构的晶体管TR中，存在于源电极/漏电极S/D与有源层ACT之间的第二绝缘膜INS2不仅可以用作用于阻止有源层ACT的后沟道损坏的蚀刻阻挡层ES，而且还可以用作能够实现晶体管TR的正常操作的载流子(电子和空穴等)的传输介质。在该意义上，根据本发明的实施方式的晶体管TR可以被表示为具有AES(高级蚀刻阻挡层)结构。
[0222] 根据本发明的实施方式的AES结构的晶体管TR可以具有底栅结构或顶栅结构。
[0223] 在根据本发明的实施方式的AES结构的晶体管TR中，具有顶栅结构的AES结构晶体管TR和具有底栅结构的AES结构晶体管TR仅在栅电极GATE的位置上有所不同，但是所有其余特征、结构和操作原理都是相同的。
[0224] 在下文中，将描述具有顶栅结构的AES结构的晶体管TR'。然而，将主要描述与上述底栅结构的区别。
[0225] 图11示出了根据本发明的实施方式的具有顶栅结构的AES结构晶体管TR'。
[0226] 参照图11，根据本发明的实施方式的具有顶栅结构的AES结构晶体管TR'可以包括被布置成覆盖源电极S和漏电极D的第三绝缘膜ILD。在第三绝缘膜ILD上可以布置有栅电极GATE。
[0227] 可以通过图6或图11中所示的晶体管TR、TR'实现图3中所示的作为OLED面板的面板PNL的有源区A/A中的每个子像素SP中的开关晶体管O-SWT和图5中所示的作为OLED面板或LCD面板的面板PNL的非有源区N/A中的每个GIP型的栅极驱动电路GDC中的晶体管(Tup、Tdown、CSC中的晶体管)。
[0228] 此外，还可以通过图6或图11中所示的晶体管TR、TR'实现图3中所示的作为OLED面板的面板PNL的有源区A/A中的每个子像素SP中的驱动晶体管DRT和图4中所示的作为OLED面板的面板PNL的有源区A/A中的每个子像素SP中的开关晶体管L-SWT。然而，还可以设置有其中源电极S或漏电极D连接至像素电极PXL的结构。以下将描述这种像素电极PXL的连接结构。在下文中，为了便于说明，假设漏电极D连接至像素电极PXL。然而，根据电路设计，源电极S可以连接至像素电极PXL
[0229] 图12是示出当根据本发明的实施方式的AES结构晶体管TR被布置在子像素SP中时连接至像素电极PXL的该AES结构晶体管TR的图。
[0230] 参照图12，在布置在有源区A/A中的子像素SP中的具有底栅结构的AES结构晶体管TR中，可以设置有其中漏电极D连接至像素电极PXL的晶体管DRT、L-SWT。
[0231] 参照图12，可以布置有钝化层PAS以覆盖晶体管TR的源电极S和漏电极D。
[0232] 像素电极PXL可以定位在钝化层PAS上并且像素电极PXL可以通过在钝化层PAS中形成的孔电连接至源电极S或漏电极D。
[0233] 在面板PNL是OLED面板的情况下，由于要电连接至像素电极PXL的晶体管TR是图3中所示的驱动晶体管DRT，所以可以向栅电极GATE施加数据电压。
[0234] 同时，在面板PNL是LCD面板的情况下，由于要电连接至像素电极PXL的晶体管TR是电连接在数据线DL与像素电极PXL之间的开关晶体管L-SWT，所以可以向像素电极PXL施加数据电压。
[0235] 图13是示出在根据本公开内容的实施方式的AES结构晶体管TR被布置在子像素SP中的情况下的面板的工艺流程的图。
[0236] 参照图13，在制造具有根据本发明的实施方式的AES结构的晶体管TR的面板PNL的过程中，在没有掩模工艺的情况下在整个基板上方沉积第一绝缘膜INS1和第二绝缘膜INS2。
[0237] 因此，在面板制造过程中，可能需要五个掩模工艺来依次形成(图案化)栅电极GATE、有源层ACT、源电极/漏电极S/D、钝化层PAS和像素电极PXL。
[0238] 图14是示出在根据本公开内容的实施方式的具有顶栅结构的AES结构晶体管TR'被布置在子像素SP中的情况下连接至像素电极PXL的AES结构晶体管TR'的图。
[0239] 参照图14，在布置在有源区A/A中的子像素SP中的具有顶栅结构的AES结构的晶体管TR'中，可以设置有其中漏电极D应连接至像素电极PXL的晶体管DRT、L-SWT。
[0240] 参照图14，可以布置有钝化层PAS以覆盖该晶体管TR'的栅电极GATE。像素电极PXL可以定位在钝化层PAS上。像素电极PXL可以通过在钝化层PAS和第三绝缘膜ILD中形成的孔电连接至源电极S或漏电极D。
[0241] 图15是用于说明根据本发明的实施方式的AES结构晶体管TR、BCE结构晶体管和ES结构晶体管之间的比较的图。
[0242] 首先，将参照图15简要描述根据本发明的实施方式的AES结构晶体管TR以及作为比较结构的BCE结构晶体管和ES结构晶体管。然而，基于底栅结构进行比较。
[0243] 参照图15，具有BCE结构的BCE结构晶体管可以包括栅电极GATE、源电极/漏电极S/D和有源层ACT。
[0244] 栅电极GATE位于基板SUB上。可以在基板SUB上布置有与栅极绝缘体层对应的第一绝缘膜INS1，同时覆盖栅电极GATE。
[0245] 有源层ACT位于第一绝缘膜INS1上。
[0246] 源电极/漏电极S/D位于有源层ACT上。
[0247] 更具体地，源电极/漏电极S/D可以彼此间间隔开。源电极/漏电极S/D中的源电极可以与有源层ACT的一端直接接触，或者可以通过其他连接模式接触。类似地，源电极/漏电极S/D中的漏电极可以与有源层ACT的另一端直接接触或者可以通过其他连接模式接触。
[0248] 在源电极/漏电极S/D上布置有钝化层PAS。像素电极PXL位于钝化层PAS上。像素电极PXL可以通过钝化层PAS中的孔直接连接至源电极/漏电极S/D中的源电极或漏电极，或者可以通过其他连接模式接触。
[0249] 在包括该BCE结构晶体管的面板的制造过程中，需要五个掩模工艺来依次形成(图案化)栅电极GATE、有源层ACT、源电极/漏电极S/D、钝化层PAS和像素电极PXL。
[0250] BCE结构易于实现短沟道并且有利于制造小尺寸晶体管。此外，BCE结构具有以下优点：栅电极GATE与源电极/漏电极S/D之间的寄生电容(Cgs、Cgd)小。
[0251] 然而，在BCE结构中，在用于形成源电极/漏电极S/D的蚀刻工艺期间蚀刻有源层ACT的沟道区(背沟道区)，由此后沟道可能被损坏。因此，BCE结构的晶体管可能具有降低的诸如阈值电压、迁移率和可靠性的器件性能。
[0252] 总之，虽然BCE结构具有后沟道损坏和降低的器件性能的缺点，但是BCE结构的优点在于可以减少掩模工艺的数目以简化工艺，实现短沟道和小尺寸的晶体管。
[0253] 参照图15，具有ES(蚀刻阻挡层)结构的ES结构晶体管可以包括栅电极GATE、源电极/漏电极S/D和有源层ACT、蚀刻阻挡层ES等。
[0254] 栅电极GATE位于基板SUB上。在覆盖有栅电极GATE的基板SUB上布置有第一绝缘膜INS1。
[0255] 有源层ACT位于第一绝缘膜INS1上。
[0256] 蚀刻阻挡层ES被布置在第一绝缘膜INS1上，同时覆盖有源层ACT。
[0257] 源电极/漏电极S/D可以定位在蚀刻阻挡层ES上并且可以通过蚀刻阻挡层ES的孔或经由其他连接模式与有源层ACT直接接触。
[0258] 更具体地，源电极/漏电极S/D可以彼此间间隔开。源电极/漏电极S/D中的源电极可以通过蚀刻阻挡层ES中的第一孔与有源层ACT的一端直接接触，或者可以经由其他连接模式接触。类似地，源电极/漏电极S/D中的漏电极可以通过蚀刻阻挡层ES的第二孔或经由另一连接模式与有源层ACT的另一端直接接触。
[0259] 在源电极/漏电极S/D上布置有钝化层PAS。像素电极PXL位于钝化层PAS上。像素电极PXL可以通过钝化层PAS中的孔与源电极/漏电极S/D中的源电极或漏电极直接接触，或者可以通过其他的连接模式连接至源电极或漏电极。
[0260] 根据该ES结构，由于在有源层ACT上形成有蚀刻阻挡层ES，所以可以防止有源层ACT的沟道区(背沟道区)在用于形成源电极/漏电极S/D的蚀刻工艺期间被蚀刻。
[0261] 因此，ES结构可以提供相对高的晶体管性能(阈值电压、迁移率、可靠性等)。
[0262] 然而，在包括该ES结构晶体管的面板的制造工艺中，需要六个掩模工艺以依次形成栅电极GATE、有源层ACT、蚀刻阻挡层ES、源电极/漏电极S/D、钝化层PAS和像素电极PXL。也就是说，与BCE结构相比，ES结构可能需另外的掩模工艺以形成蚀刻阻挡层ES。
[0263] 另外，由于蚀刻阻挡层ES与源电极/漏电极S/D的交叠，所以ES结构可能具有相对较大的晶体管尺寸。
[0264] 此外，在ES结构的情况下，蚀刻阻挡层ES上的源电极/漏电极S/D通过蚀刻阻挡层ES中的孔与有源层ACT接触。因此，考虑到蚀刻阻挡层ES的孔的尺寸，源电极/漏电极S/D应该形成为宽的。也就是说，源电极/漏电极S/D的区域应该增加蚀刻阻挡层ES的孔的入口侧的宽度，这是因为源电极/漏电极S/D和有源层ACT应通过蚀刻阻挡层ES的孔彼此接触。因此，ES结构具有以下缺点：栅电极GATE与源电极/漏电极S/D之间的寄生电容(Cgs、Cgd)变得相对大。
[0265] 总之，ES结构可能难以实现短沟道和小晶体管，并且具有增加掩模工艺数目的缺点。然而，ES结构具有可以防止后沟道损坏并且可以增强晶体管性能的优点。
[0266] 相比之下，在上述的根据本发明的实施方式的AES(高级ES)结构中，由于通过MOCVD或ALD工艺在有源层ACT与源电极/漏电极S/D之间形成有第二绝缘膜INS2，所以可以通过第二绝缘膜INS2使有源层ACT与源电极/漏电极S/D彼此物理地间隔开。
[0267] 此处，MOCVD或ALD工艺可以是能够形成具有优异的台阶覆盖特性和较高密度的薄膜并且在厚度均匀性和组成均匀性上优于其他一般的沉积方法的方法。
[0268] 在根据本发明的实施方式的包括AES结构晶体管TR的面板的制造过程中，不需要形成蚀刻阻挡层ES结构，由此可以减少掩模工艺的数目。
[0269] 另外，根据本发明的实施方式的AES结构可以具有以下优点：可以防止后沟道损坏；并且可以在不形成蚀刻阻挡层ES结构的情况下通过具有特定特性的第二绝缘膜INS2使有源层ACT与源电极/漏电极S/D彼此间隔开来获得优异的晶体管性能(阈值电压、迁移率、可靠性等)。
[0270] 此处，第二绝缘膜INS2的特定特性可以包括良好的台阶覆盖率、薄厚度、与第一绝缘膜INS1在公共材料含量上的差异(例如，氧含量差异)等。
[0271] 此外，根据本发明的实施方式的AES结构具有以下优点：可以通过利用第二绝缘膜INS2的结构特性(薄厚度、高台阶覆盖率、高氧含量)而形成沟道来容易地实现短沟道结构和小尺寸晶体管。
[0272] 在根据本发明的实施方式的AES结构的情况下，源电极/漏电极S/D和有源层ACT不需要通过蚀刻阻挡层ES的孔连接并且源电极/漏电极S/D和有源层ACT可以彼此物理地间隔开。因此，不必如ES结构中那样考虑到蚀刻阻挡层ES的孔的尺寸(入口宽度)而形成具有大面积的源电极/漏电极S/D。因此，可以使源电极/漏电极S/D与栅电极GATE之间的寄生电容(Cgs、Cgd)最小化并且可以增强晶体管的可靠性。
[0273] 此外，通过优化第二绝缘膜INS2的结构特性(厚度、与第一绝缘膜的公共材料含量差异等)，根据本发明的实施方式的AES(高级ES)结构可以具有上述BCE结构和ES结构中的每一个的所有优点。
[0274] 以上描述和附图仅出于说明的目的提供了本公开内容的技术构思的示例。在本公开内容所属的技术领域中具有普通知识的人员将会理解，在不脱离本公开内容的实质特征的情况下，可以以例如组合、分离、替换以及改变配置的形式进行各种修改和改变。因此，本公开内容中所公开的实施方式旨在说明本公开内容的技术构思的范围，并且本公开内容的范围不受实施方式的限制。本公开内容的范围应该以包括在与权利要求等同的范围内的所有技术构思均属于本公开内容的方式基于所附权利要求书来解释。
[0275] 此外，本公开包括但不限于如下技术方案。
[0276] 方案1.一种电子装置，包括：
[0277] 面板；
[0278] 用于驱动所述面板的驱动电路，以及
[0279] 布置在所述面板中的晶体管，
[0280] 其中，所述晶体管包括：
[0281] 在基板上的第一绝缘膜，
[0282] 布置在所述第一绝缘膜上的有源层，
[0283] 第二绝缘膜，其被布置在所述有源层和所述第一绝缘膜上，同时覆盖所述有源层，并且具有比所述第一绝缘膜的厚度小的厚度，
[0284] 源电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的一端交叠，以及
[0285] 漏电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的另一端交叠。
[0286] 方案2.根据方案1所述的电子装置，其中，在所述基板与所述第一绝缘膜之间布置有栅电极。
[0287] 方案3.根据方案2所述的电子装置，其中，当所述晶体管被布置在所述面板的有源区中时，
[0288] 布置有钝化层以覆盖所述源电极和所述漏电极，
[0289] 在所述钝化层上布置有像素电极，以及
[0290] 所述像素电极通过所述钝化层中的孔电连接至所述源电极或所述漏电极。
[0291] 方案4.根据方案3所述的电子装置，其中，向所述栅电极施加数据电压。
[0292] 方案5.根据方案3所述的电子装置，其中，向所述像素电极施加数据电压。
[0293] 方案6.根据方案1所述的电子装置，其中，所述有源层由非晶硅半导体组成。
[0294] 方案7.根据方案1所述的电子装置，其中，所述有源层由多晶硅半导体组成。
[0295] 方案8.根据方案1所述的电子装置，其中，所述有源层由氧化物半导体组成。
[0296] 方案9.根据方案1所述的电子装置，其中，所述第一绝缘膜和所述第二绝缘膜由相同的材料制成。
[0297] 方案10.根据方案1所述的电子装置，其中，所述第一绝缘膜和所述第二绝缘膜由不同的材料制成。
[0298] 方案11.根据方案1所述的电子装置，其中，所述第一绝缘膜和所述第二绝缘膜由氧化物绝缘膜形成，以及
[0299] 其中，所述第二绝缘膜的氧含量高于所述第一绝缘膜的氧含量。
[0300] 方案12.根据方案1所述的电子装置，其中，所述第二绝缘膜具有 或更小的厚度。
[0301] 方案13.根据方案1所述的电子装置，其中，所述第二绝缘膜与所述第一绝缘膜相比具有较小的厚度偏差。
[0302] 方案14.根据方案1所述的电子装置，其中，所述第二绝缘膜与所述第一绝缘膜相比具有较高的密度。
[0303] 方案15.根据方案1所述的电子装置，其中，所述第二绝缘膜被布置成延伸至非有源区，所述非有源区为所述面板的有源区的外部区域。
[0304] 方案16.根据方案1所述的电子装置，其中，所述晶体管被布置在所述面板的有源区中的多个子像素中的每个子像素的区域中。
[0305] 方案17.根据方案1所述的电子装置，其中，所述晶体管被布置在非有源区中，所述非有源区为所述面板的有源区的外部区域。
[0306] 方案18.根据方案1所述的电子装置，其中，布置有第三绝缘膜以覆盖所述源电极和所述漏电极，以及，
[0307] 其中，在所述第三绝缘膜上布置有栅电极。
[0308] 方案19.根据方案18所述的电子装置，其中，当所述晶体管被布置在所述面板的有源区中时，
[0309] 布置有钝化层以覆盖所述栅电极，
[0310] 在所述钝化层上布置有像素电极，并且
[0311] 所述像素电极通过所述钝化层和所述第三绝缘膜中形成的孔电连接至所述源电极或所述漏电极。
[0312] 方案20.根据方案1所述的电子装置，其中，所述第二绝缘膜通过金属有机化学气相沉积方法或原子层沉积方法形成。
[0313] 方案21.一种晶体管，包括：
[0314] 在基板上的第一绝缘膜；
[0315] 布置在所述第一绝缘膜上的有源层；
[0316] 第二绝缘膜，其被布置在所述有源层和所述第一绝缘膜上以覆盖所述有源层，并且具有比所述第一绝缘膜的厚度小的厚度；
[0317] 源电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的一端交叠；以及
[0318] 漏电极，其被布置在所述第二绝缘膜上，与所述有源层间隔开，并且与所述有源层的另一端交叠。
[0319] 方案22.根据方案21所述的晶体管，其中，所述第一绝缘膜与所述第二绝缘膜包括公共材料，并且
[0320] 其中，所述第二绝缘膜相比于所述第一绝缘膜由具有较高公共材料含量的材料制成。
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