技术领域
[0001] 本
申请涉及
信号控制技术领域，尤其涉及一种基于PXIe的任意波形发生器及输出通道扩展方法。
背景技术
[0002]
现有技术中，任意波形发生器(Arbitrary Function Generator，AWG)一般是根据来自上位机的设置参数，同步生成多个输出波形，实现多通道同步输出波形。
[0003] 随着科技的进步，越来越多的技术领域所需要的AWG的输出波形的数目越来越来。例如随着目前研究
量子比特位数的增多，所需要的AWG的输出波形也越来越多。目前的任意波形发生器的输出波形的数目已无法满足众多的应用场景。
[0004] 为了解决上述问题，一般是通过
软件同时触发多个AWG，以实现AWG输出通道的扩展。但是，由于软件触发具有一定的延时，造成输出波形的同步也存在一定的延时。
[0005] 基于此，急需一种任意波形发生器，可以在实现输出波形数目扩展，并且避免延时问题的产生。
发明内容
[0006] 本
说明书实施例提供一种基于PXIe的任意波形发生器及输出通道扩展方法，用于解决现有技术中的如下问题：任意波形发生器通过软件触发的方式实现波形输出通道的扩展时出现的延时问题。
[0007] 一种基于PXIe的任意波形发生器AWG，包括：第一总线
开关，第二总线开关，FPGA模
块；
[0008] 其中，所述第一总线开关、第二总线开关分别与所述FPGA模块连接；
[0009] 所述FPGA模块，用于接收来自上位机的控制指令，并根据所述控制指令确定所述AWG的工作状态，所述AWG的工作状态为输入状态或输出状态；以及用于
[0010] 根据所述AWG的工作状态，分别向所述第一总线开关、第二总线开关发送相应的
控制信号，以控制所述第一总线开关以及所述第二总线开关的开关状态；并用于[0011] 根据所述控制指令中的设置参数生成相应的触发信号和输出波形，并将所述触发信号通过第一总线开关输出至其他设备；或者
[0012] 通过第二总线开关，接收来自其他设备的触发信号并根据所述触发信号生成输出波形；其中，所述触发信号与所述AWG的输出波形相对应。
[0013] 可选地，所述FPGA模块具体用于：
[0014] 在所述AWG的工作状态为输入状态的情况下，分别向所述第一总线开关、第二总线开关发送相应的控制信号，以控制所述第一总线开关断开、所述第二总线开关导通，并使得所述FPGA模块通过所述第二总线开关接收来自其他设备的触发信号，根据所述触发信号生成多个输出波形；
[0015] 在所述AWG的工作状态为输出状态的情况下，分别向所述第一总线开关、第二总线开关发送相应的控制信号，以控制所述第一总线开关导通、所述第二总线开关断开，并使得所述FPGA模块根据所述控制指令中的设置参数，生成相应的触发信号以及多个输出波形，并将所述触发信号依次通过第一总线开关、所述AWG的输入输出端口输出。
[0016] 可选地，所述AWG还包括：第一电平转换模块、第二电平转换模块；
[0017] 其中，所述第一电平转换模块的一端连接所述第一总线开关，另一端连接所述FPGA模块；所述第二电平转换模块的一端连接所述第二总线开关，另一端连接所述FPAG模块；
[0018] 所述第一电平转换模块，用于将所述FPGA模块生成的触发信号进行相应的电平转换，以使电平转换后的触发信号与所述AWG的输入输出端口匹配。
[0019] 所述第二电平转换模块，用于将来自其他设备的触发信号进行相应的电平转换，以使电平转化后的触发信号与所述FPGA模
块匹配。
[0020] 可选地，所述AWG的输入输出端口为SMA端口。
[0021] 可选地，所述第一电平转换模块用于将低压
差分信号转换为电平信号；所述第二电平转换模块用于将电平信号转换为
低压差分信号。
[0022] 可选地，所述AWG还包括多个
数模转换器，各
数模转换器分别与所述FPGA模块相连；
[0023] 所述数模转换器用于将所述FPGA模块生成的
数字量输出波形转化为模拟量输出波形。
[0024] 可选地，所述上位机通过PXIe总线将所述控制指令下发至所述AWG。
[0025] 一种基于PXIe的任意波形发生器的输出通道扩展方法，所述AWG为
权利要求1至7任一所述的AWG，所述方法包括：
[0026] 第一AWG的FPGA模块接收来自所述上位机的控制指令，并根据所述控制指令中的设置参数，生成相应的触发信号以及若干第一输出波形，并将所述触发信号发送至第二AWG的FPGA模块，以使所述第二AWG的FPGA模块根据所述触发信号生成相应的若干第二输出波形；
[0027] 其中，所述第一输出波形与所述第二输出波形相匹配；所述第一AWG的工作状态为输出状态，所述第二AWG的工作状态为输入状态。
[0028] 可选地，在所述第一AWG生成触发信号之前，所述方法还包括：
[0029] 所述第一AWG的FPGA模块根据来自相应的上位机的控制指令，分别向所述第一AWG的第一总线开关、第二总线开关发送相应的控制指令，以控制所述第一AWG的第一总线开关导通、所述第二总线开关断开；以及
[0030] 所述第二AWG的FPGA模块根据来自相应的上位机的控制指令，分别向所述第二AWG的第一总线开关、第二总线开关发送相应的控制指令，以控制所述第一AWG的第一总线开关断开、所述第二总线开关导通。
[0031] 可选地，所述第一AWG的输入输出端口分别与多个第二AWG的输入输出端口连接，且所述多个第二AWG的工作状态均为输入状态。
[0032] 本说明书实施例采用的上述至少一个技术方案能够达到以下有益效果：FPGA模块能够通过控制信号控制第一总线开关、第二总线开关的开关状态，通过第一总线开关、第二总线开关的开关状态确定该AWG是接收其他设备的触发信号以生成输出波形，还是作为触发源生成触发信号发送给其他设备。相较于现有的任意波形发生器仅能通过上位机的设置的参数生成输出波形，本申请实施例提供的基于PXIe的任意波形发生器，既可以作为触发源触发其他设备生成输出波形，还可以接收其他设备的触发信号生成输出波形，使用更加灵活，可以满足更多场合的使用需求。并且，通过多个任意波形发生器配合，将其中一个AWG生成的触发信号发送给其他AWG，以实现AWG输出通道的扩展，并且可以避免使用软件触发的方式造成输出波形延时的问题。
附图说明
[0033] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0034] 图1为本说明书实施例提供的一种基于PXIe的任意波形发生器的结构示意图；
[0035] 图2为本说明书实施例提供的一种基于PXIe的任意波形发生器的输出通道扩展方法的
流程图；
[0036] 图3为本说明书实施例提供的一种基于PXIe的任意波形发生器的输出通道扩展的结构示意图。
具体实施方式
[0037] 为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0038] 以下结合附图，详细说明本申请各实施例提供的技术方案。
[0039] 图1为本说明书实施例提供的一种基于PXIe的任意波形发生器的结构示意图。如图1所示，任意波形发生器100包括：FPGA模块110、第一总线开关120、第二总线开关130、第一电平转换模块140、第二电平转换模块150、数模转换器160、输入输出端口170。简明起见，下面一些实施例省略模块、元件的标号，只说模块、元件的名称。
[0040] 第一总线开关的一端通过第一电平转换模块与FPGA模块连接，第二总线开关的一端通过第二电平转换模块与FPGA模块连接。FPGA模块还连接有若干数模转换器，FPGA模块分别直接与第一总线开关的使能端、第二总线开关的使能端相连。第一总线开关的另一端连接输入输出端口，第二总线开关的另一端也连接输入输出端口。
[0041] 上述第一电平转换模块可以由相应的第一电平转换器组成，第二电平转换模块可以由第二电平转换器组成，上述FPGA模块包括FPGA逻辑单元。
[0042] 由本领域技术人员可知，本申请实施例中的各个模块的组成器件需要相互配合，选用相应类型或型号的器件。例如：FPGA模块中的FPGA逻辑单元可以选用Xilinx的XCKU040数模转换器可以采用DAC5682Z，其
采样率可高达1Gsps，
分辨率为16位；第一总线开关可以选用SN74LVC1G126DBVT，第二总线开关选用SN74LVC1G125DBVT，第一电平转换模块中的第一电平转换器可以选用MC100EPT20，第二电平转换模块中的第二电平转换器可以选用MC100EPT21。需要说明的是，本申请实施例所提供的任意波形发生器中的各器件的类型或型号，并不仅限于上述举例，还可有其他实现方式。
[0043] FPGA模块可以接收来自上位机的控制指令，并根据该控制指令确定AWG的工作状态。其中，AWG的工作状态可以包括输入状态和输出状态。这里所说的输入状态是指AWG可以接收触发信号，输出状态是指AWG可以生成触发信号并输出。
[0044] 在本申请的实施例中，上位机可以通过PXIe总线将控制指令下发至AWG。PXIe总线采用串行传输，点到点的总线拓扑结构，不同于PXI在所有总线设备间分享带宽，PXIe可以为每个设备提供单独的传输通道，从而提高传输效率和
质量。
[0045] FPGA模块可以根据AWG的工作状态，分别向其连接的第一总线开关、第二总线开关发送相应的控制信号，以控制第一总线开关以及第二总线开关的开关状态。这里所说的开关状态可以包括导通、断开。
[0046] FPGA模块可以根据控制指令中的设置参数生成相应的触发信号和输出模型，并将触发信号通过第一总线开关输出至其他设备；或者，通过第二总线开关接收来自其他设备的触发信号，并根据该触发信号生成输出波形。其中，触发信号与AWG的输出波形相对应，这里所说的相对应是指触发信号是通过对AWG输出波形的采样获得的。
[0047] 由于，本申请实施例提供的任意波形发生器中的FPGA模块、输入输出端口所识别的信号类型不同，例如FPGA模块识别低压差分信号。因此，在本申请的一些实施方式中，任意波形发生器还需要包括第一电平转换模块、第二电平转换模块。第一电平转换模块用于将FPGA模块生成的触发信号进行相应的电平转换，以使电平转换后的触发信号与AWG的输入输出端口匹配。第二电平转换模块用于将来自其他设备的触发信号进行相应的电平转换，以使电频转换后的触发信号与FPGA模块匹配。
[0048] 需要说明的是，这里所说的匹配是指在输入状态下电平转换后的触发信号可以被FPGA模块识别，或在输出状态下电平转换后的触发信号可以通过AWG的输入输出端口输出。
[0049] 在本申请的一些实施例中，AWG的输入输出端口可以是SMA端口。在AWG的输入输出端口为SMA端口的情况下，上述第一电平转换模块用于将低压差分信号转换为电平信号，第二电平转换模块用于将电平信号转化为低压差分信号。
[0050] 具体地，FPGA模块可以在AWG的工作状态为输入状态的情况下，分别向第一总线开关的使能端、第二总线开关的使能端发送相应的控制信号，以控制第一总线开关断开、第二总线开关导通。FPGA模块依次通过AWG的输入输出端口、导通的第二总线开关、第二电平转换模块，接收来自其他设备的触发信号，并根据电平转换后的触发信号生成多个输出波形。
[0051] FPGA模块在AWG的工作状态为输出状态的情况下，分别向第一总线开关的使能端、第二总线开关的使能端发送相应的控制信号，以控制第一总线开关导通、第二总线开关断开。FPGA模块根据控制指令中的设置参数生成的触发信号和输出波形，并依次通过第一电平转换模块、导通的第一总线开关、AWG的输入输出端口，将电平转换后的触发信号输出。
[0052] 由于，FPGA模块根据控制指令中的设置参数生成的输出波形为数字量输出波形。因此，在本申请的一些实施例中，数模转换器将FPGA生成的数字量输出波形转化为模拟量输出波形，该模拟量输出波形通过AWG的波形输出端口输出。
[0053] 需要说明的是，在AWG的工作状态为输入状态的情况下，上述所提到的其他设备可以是本申请实施例提供的基于PXIe的任意波形发生器，也可以是其他可以产生触发信号的设备。在AWG的工作状态为输出状态的情况下，该AWG生成的触发信号可以发送至其他的AWG，也可以发送至其他需要触发信号的设备，这里所说的其他设备也可以是本申请实施例提供的基于PXIe的任意波形发生器。
[0054] 本申请实施例提供的基于PXIe的任意波形发生器，包括FPGA模块、第一总线开关、第二总线开关，FPGA模块能够通过控制信号控制第一总线开关、第二总线开关的开关状态，通过第一总线开关、第二总线开关的开关状态确定该AWG是接收其他设备的触发信号以生成输出波形，还是作为触发源生成触发信号发送给其他设备。相较于现有的任意波形发生器仅能通过上位机的设置的参数生成输出波形，本申请实施例提供的基于PXIe的任意波形发生器，既可以作为触发源触发其他设备生成输出波形，还可以接收其他设备的触发信号生成输出波形，使用更加灵活，可以满足更多场合的使用需求。
[0055] 基于本申请实施例提供的基于PXIe的任意波形发生器，本申请实施例还提供了一种基于PXIe的任意波形发生器的输出通道扩展方法。如图2所示，该方法包括以下步骤：
[0056] S201，第一AWG的FPGA模块根据来自上位机的控制指令，分别向第一AWG的第一总线开关、第二总线开关发送相应的控制信号，以控制第一AWG的第一总线开关导通、第二总线开关导通。
[0057] 通过步骤S201，即可将第一AWG的工作状态设置为输出状态。
[0058] S202，第二AWG的FPGA模块根据来自上位机的控制指令，分别向第二AWG的第一总线开关、第二总线开关发送相应的控制信号，以控制第二AWG的第一总线开关断开、第二总线开关断开。
[0059] 通过步骤S202，即可将第二AWG的工作状态设置为输入状态。
[0060] 需要说明的是，为第一AWG和第二AWG发送控制指令的上位机可以是同一上位机。上述步骤S201和步骤S202可以是同步执行的，也可以是先执行步骤S201再执行步骤S202，还可以先执行步骤S202再执行S201，在本申请实施例中不加以限定。
[0061] S203，第一AWG的FPGA模块根据接收的控制指令中的设置参数，生成相应触发信号以及若干第一输出波形。
[0062] S204，第一AWG的FPGA模块依次通过第一AWG的第一总线开关、输入输出端口将生成的触发信号发送至第二AWG。
[0063] S205，第二AWG的FPGA模块根据接收到的触发信号生成相应的第二输出波形。
[0064] 其中，第一输出波形与第二输出波形相匹配，也就是说第一输出波形与第二输出波形相同。
[0065] 在本申请的一些实施例中，第一AWG的输入输出端口与第二AWG的输入输出端口相连，以使第一AWG生成的触发信号发送至第二AWG。
[0066] 通过上述方案，第一AWG既可以生成输出波形，还可以生成触发信号以使第二AWG根据该触发信号生成输出波形，实现了任意波形发生器的输出通道数目的扩展、同步产生更多的触发信号。并且，相较于现有的通过软件触发的方式分别触发不同的任意波形发生器，本申请实施例提供的方法可以有效的减小输出波形的延时，提高输出波形的同步率。
[0067] 再者，为了满足更多的输出通道的要求，本申请的一些实施例中，第一AWG的输入输出端口可以分别连接多个第二AWG，如图3所示，且多个第二AWG的工作状态均为输入状态。通过该方案，可以将第一AWG生成的触发信号同步发送至多个第二AWG，各第二AWG根据接收的触发信号生成相应的输出波形。
[0068] 例如，若本申请实施例提供的基于PXIe的任意波形发生器的输出通道为4个，即可以同步输出4个输出波形。第一AWG的触发信号分别发送给3个第二AWG，则可以同步输出(1+3)×4＝16个输出波形。
[0069] 本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0070] 还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
[0071] 以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何
修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
