Device and method for evaluating semiconductor device
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SOLUTION: A resistance value of an arbitrary fixed address in the chip region formed in each shot region of the semiconductor wafer is measured, a resistance value of an identical address in the entire shot region is similarly measured, and data 701 (square mark) is obtained as a cumulative relative frequency of the shot region. An address indicating a highest resistance value in each shot region is selected in the entire shot region, a resistance value of the evaluation element corresponding to the selected address is measured, and data 702 (triangle mark) is obtained as a cumulative relative frequency of the shot region. A resistance value (Median value) and a standard deviation (σ) for 50% cumulative relative frequency are obtained by the resistance value of the fixed address, and a regulation value 703 is determined between the Median value +3σ and 10σ.
COPYRIGHT: (C)2008,JPO&INPIT，下面是Device and method for evaluating semiconductor device专利的具体信息内容。
前記チップ領域毎に前記複数の評価素子の中から任意の固定アドレスを指定する固定アドレス選択手段と、
前記固定アドレス選択手段により選択されたアドレスと対応する評価素子の抵抗値を測定する固定アドレス測定手段と、
前記チップ領域における前記複数の評価素子の抵抗値を測定して予め設定した抵抗値よりも大きい抵抗値を有するアドレスを選択する最高抵抗値アドレス選択手段と、
前記最高抵抗値アドレス選択手段により選択された少なくとも１つのアドレスと対応する評価素子の抵抗値を測定し、最高抵抗値を有するアドレスを決定する最高抵抗値アドレス測定手段とを備え、
前記チップ領域毎に又は少なくとも１つの前記チップ領域を含む一露光領域であるショット領域毎に、前記固定アドレス測定手段と前記最高抵抗値アドレス測定手段とにより、前記固定アドレスと対応する評価素子の抵抗値及び前記最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布を求めることを特徴とする半導体装置の評価装置。
前記チップ領域毎に前記複数の評価素子の中から任意の固定アドレスを指定する固定アドレス選択工程と、
前記固定アドレス選択工程により選択されたアドレスと対応する評価素子の抵抗値を測定する固定アドレス測定工程と、
前記チップ領域における前記複数の評価素子の抵抗値を測定して予め設定した抵抗値よりも大きい抵抗値を有するアドレスを選択する最高抵抗値アドレス選択工程と、
前記最高抵抗値アドレス選択方法により選択された少なくとも１つのアドレスと対応する評価素子の抵抗値を測定し、最高抵抗値を有するアドレスを決定する最高抵抗値アドレス測定工程と、
前記チップ領域毎に又は少なくとも１つの前記チップ領域を含む一露光領域であるショット領域毎に、前記固定アドレス測定工程と前記最高抵抗値アドレス測定工程とを繰り返すことにより、前記固定アドレスと対応する評価素子の抵抗値及び前記最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布を求める累積相対度数分布算出工程とを備えていることを特徴とする半導体装置の評価方法。
本発明は、半導体プロセスを評価する評価装置とそれを用いた半導体装置の評価方法に関する。
従来より半導体集積回路装置の製造プロセスの評価において、種々の評価方法が実施されている。 しかしながら、ｐｐｍレベルで発生する不良を評価することは困難であり、評価に必要な測定時間が長時間を要したり、評価の対象素子が膨大であったり、高感度の測定が不可能である等の理由から、短時間で評価でき、明確な判断基準による評価方法が望まれている。 このため、半導体集積回路装置の製造プロセスにおいて、どのようなパターンで不良が発生しやすいかを調べ、そのパターンで不良が発生しないようにプロセスを最適化するか、設計でパターンに制約を与える必要がある（例えば、特許文献１及び２を参照。）。
以下、半導体装置の評価に関する従来の不良率の評価方法について、図１３を参照しながら説明する。
図１３は半導体ウエハに形成された各チップ領域にアレイ状に配列された全アドレスと対応する評価素子の抵抗値を測定し、各チップ領域内で最も高い抵抗値をショット領域を代表する抵抗値として示し、横軸に抵抗値、縦軸にショット領域の累積相対度数を示している。 ここで、ショット領域とは、露光工程における一露光領域をいう。
図１３に示すように、半導体ウエハの各ショット領域の最も高い抵抗値が同程度であり、ばらつきのない部分９１及び各ショット領域の最も高い抵抗値にばらつきのある部分９２に分けられ、ばらつきのない部分９１とばらつきのある部分９２との間に規格値９３を設定することができる。 このように規格値９３を設定し、各ショット領域の最も高い抵抗値が規格値９３の抵抗値よりも高い抵抗値を有するショット領域を不良と判定し、その個数から評価母数に対して不良率を求めている。
前述した従来の不良率の測定方法は、半導体ウエハに形成された全アドレスと対応する評価素子の抵抗値を測定する必要があり、多大な時間を要すること、また、合否を判定するために抵抗値のばらつきがない部分とばらつきがある部分との間に設定する規格値の基準が不明確であるという課題を有する。
本発明は前記従来の課題に鑑み、半導体ウエハに形成された全アドレスと対応する評価素子の抵抗値を測定することなく、チップ領域の合否を確実に評価できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置の評価装置を、半導体ウエハに形成された全アドレスの中から、固定アドレスに対応する評価素子の抵抗値と最も抵抗値が高いアドレスに対応する評価素子の抵抗値とを測定することにより、合否判定に必要な規格値及び不良率を求めることができる構成とする。
具体的に、本発明に係る半導体装置の評価装置は、半導体基板上に形成され、それぞれ複数の評価素子がアレイ状に配列された複数のチップ領域を有する半導体装置の評価装置を対象とし、チップ領域毎に複数の評価素子の中から任意の固定アドレスを指定する固定アドレス選択手段と、固定アドレス選択手段により選択されたアドレスと対応する評価素子の抵抗値を測定する固定アドレス測定手段と、チップ領域における複数の評価素子の抵抗値を測定して予め設定した抵抗値よりも大きい抵抗値を有するアドレスを選択する最高抵抗値アドレス選択手段と、最高抵抗値アドレス選択手段により選択された少なくとも１つのアドレスと対応する評価素子の抵抗値を測定し、最高抵抗値を有するアドレスを決定する最高抵抗値アドレス測定手段とを備え、チップ領域毎に又は少なくとも１つのチップ領域を含む一露光領域であるショット領域毎に、固定アドレス測定手段と最高抵抗値アドレス測定手段とにより、固定アドレスと対応する評価素子の抵抗値及び最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布を求めることを特徴とする。
本発明の半導体装置の評価装置によると、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値及び最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布から評価素子の良否判断に必要な基準値及び不良率を求めることが可能である。
また、本発明の半導体装置の評価装置において、固定アドレスと対応する評価素子の抵抗値の累積相対度数分布から、該累積相対度数分布のＭｅｄｉａｎ値と標準偏差（σ）を求めるばらつき評価手段をさらに備えていることが好ましい。
また、本発明の半導体装置の評価装置において、Ｍｅｄｉａｎ値及び標準偏差（σ）から、Ｍｅｄｉａｎ値＋３σからＭｅｄｉａｎ値＋１０σの間に規格値を設定する規格値設定手段をさらに備えていることが好ましい。
このような構成にすると、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値のみを測定することにより、その累積相対度数分布からばらつき評価のための規格値を設定することができるため、抵抗値のばらつきがある部分とばらつきがない部分との間に設けていた従来の方法に比べ確実に規格値の設定をすることができる。
また、本発明の半導体装置の評価装置において、規格値を基準としてチップ領域又はショット領域の合否判定を行う判定手段をさらに備えていることが好ましい。
また、本発明の半導体装置の評価装置において、判定手段は、最高抵抗値アドレスと対応する評価素子の抵抗値が規格値以下のチップ領域又はショット領域を良と判定し、最高抵抗値アドレスと対応する評価素子の抵抗値が規格値よりも大きいチップ領域又はショット領域を不良と判定することが好ましい。
このような構成にすると、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値のみを測定することにより、確実に設定された規格値をチップ領域またはショット領域の合否判定の基準として用いることが可能である。 このため、最高抵抗値アドレスに対応する評価素子の抵抗値と規格値とを比較することにより合否判定を行うことができ、従来多大な時間を要していた測定時間を１／１００〜１／１０００に短縮することができる。
また、本発明の半導体装置の評価装置において、不良と判定されたアドレスの個数をチップ領域又はショット領域毎に算出し、チップ領域又はショット領域に形成された全アドレス数に対する不良アドレス数の比を求めて、任意のチップ領域又はショット領域の不良率とするチップ不良率算出手段をさらに備えていることが好ましい。
また、本発明の半導体装置の評価装置において、不良と判定されたアドレスの個数をチップ領域又はショット領域毎に算出し、半導体基板に形成された全チップ領域又は全ショット領域について不良アドレス数を合計し、各チップ領域又は各ショット領域に配列した全アドレス数と全チップ領域又は全ショット領域の数との積を評価母数として、該評価母数に対する不良と判定されたアドレスの合計個数の割合を求め、求めた割合を半導体基板の不良率とする半導体基板不良率算出手段をさらに備えていることが好ましい。
このような構成にすると、評価対象となるアドレスと対応する評価素子の抵抗値を全て測定することなく、明確に設定された規格値を用いて、チップ領域又はショット領域に形成されたアドレスに対応する評価素子の合否判断をし、その不良個数からチップ不良率ひいては半導体基板不良率を算出することが可能である。
本発明に係る半導体装置の評価方法は、半導体基板上に形成され、それぞれ複数の評価素子がアレイ状に配列された複数のチップ領域を有する半導体装置の評価方法を対象とし、チップ領域毎に複数の評価素子の中から任意の固定アドレスを指定する固定アドレス選択工程と、固定アドレス選択工程により選択されたアドレスと対応する評価素子の抵抗値を測定する固定アドレス測定工程と、チップ領域における複数の評価素子の抵抗値を測定して予め設定した抵抗値よりも大きい抵抗値を有するアドレスを選択する最高抵抗値アドレス選択工程と、最高抵抗値アドレス選択方法により選択された少なくとも１つのアドレスと対応する評価素子の抵抗値を測定し、最高抵抗値を有するアドレスを決定する最高抵抗値アドレス測定工程と、チップ領域毎に又は少なくとも１つのチップ領域を含む一露光領域であるショット領域毎に、固定アドレス測定工程と最高抵抗値アドレス測定工程とを繰り返すことにより、固定アドレスと対応する評価素子の抵抗値及び最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布を求める累積相対度数分布算出工程とを備えていることを特徴とする。
本発明の半導体装置の評価装置によると、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値及び最高抵抗値アドレスと対応する評価素子の抵抗値の累積相対度数分布を算出することができ、評価素子の良否判断に必要な基準値及び不良率を求めることができる。
また、本発明の半導体装置の評価方法において、累積相対度数分布算出工程の後に、固定アドレスと対応する評価素子の抵抗値の累積相対度数分布から、該累積相対度数分布のＭｅｄｉａｎ値と標準偏差（σ）を求めるばらつき評価工程をさらに備えていることが好ましい。
また、本発明の半導体装置の評価方法において、ばらつき評価工程は、Ｍｅｄｉａｎ値及び標準偏差（σ）から、Ｍｅｄｉａｎ値＋３σからＭｅｄｉａｎ値＋１０σの間に規格値を設定する規格値設定工程を含むことが好ましい。
このような構成にすると、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値のみを測定することにより、その累積相対度数分布からばらつき評価のための規格値を設定することができるため、抵抗値のばらつきがある部分とばらつきがない部分との間に設けていた従来の方法に比べ確実に規格値の設定をすることができる。
また、本発明の半導体装置の評価方法において、ばらつき評価工程の後に、規格値を基準としてチップ領域又はショット領域の合否判定を行う判定工程をさらに備えていることが好ましい。
また、本発明の半導体装置の評価方法において、判定工程において、最高抵抗値アドレスと対応する評価素子の抵抗値が規格値以下のチップ領域又はショット領域を良と判定し、最高抵抗値アドレスと対応する評価素子の抵抗値が規格値よりも大きいチップ領域又はショット領域を不良と判定することが好ましい。
このような構成により、チップ領域又はショット領域に形成された全てのアドレスと対応する評価素子の抵抗値を測定することなく、固定アドレスと対応する評価素子の抵抗値のみを測定することにより、確実に設定された規格値をチップ領域またはショット領域の合否判定の基準として用いることが可能である。 このため、最高抵抗値アドレスに対応する評価素子の抵抗値と規格値とを比較することにより合否判定を行うことができ、従来多大な時間を要していた測定時間を１／１００〜１／１０００に短縮することができる。
また、本発明の半導体装置の評価方法において、判定工程の後に、不良と判定されたアドレスの個数をチップ領域又はショット領域毎に算出し、チップ領域又はショット領域に形成された全アドレス数に対する不良アドレス数の比を求めて、任意のチップ領域又はショット領域の不良率とするチップ不良率算出工程をさらに備えていることが好ましい。
また、本発明の半導体装置の評価方法において、判定工程の後に、不良と判定されたアドレスの個数をチップ領域又はショット領域毎に算出し、半導体基板に形成された全チップ領域又は全ショット領域について合計し、各チップ領域又は各ショット領域に配列した全アドレス数と全チップ領域の数又は全ショット領域の数との積を評価母数として、該評価母数に対する不良と判定されたアドレスの合計個数の割合を求め、求めた割合を半導体基板の不良率とする半導体基板不良率算出工程をさらに備えていることが好ましい。
このような構成にすると、評価対象となるアドレスと対応する評価素子の抵抗値を全て測定することなく、明確に設定された規格値を用いて、チップ領域又はショット領域に形成されたアドレスに対応する評価素子の合否判断をし、その不良個数からチップ不良率ひいては半導体基板不良率を算出することが可能である。
本発明の半導体装置の評価装置及びその評価方法によれば、各チップ領域内の固定アドレスと対応する評価素子の抵抗値及び最も高い抵抗値を有するアドレスと対応する評価素子の抵抗値を評価することにより、半導体ウエハに形成されたチップ領域全体の特性評価が可能であり、また、評価項目の合否を判定するための基準を明確に規定することが可能である。
本発明の一実施形態について図面を参照しながら説明する。
まず、図１〜図６を参照しながら、本発明の半導体装置の評価装置について説明する。
図１は本発明の評価装置が形成された半導体ウエハ１０１の一例を示し、図２は図１の一部を拡大して示し、図３は図２の一部を拡大して示している。
図１に示すように、ノッチ１０２が形成された半導体ウエハ１０１には、６８個のショットパターン１０３がアレイ状に配列されて形成されている。 ショットパターン１０３はフォトリソグラフィ技術による露光、ドライエッチ及びイオン注入等の複数の工程処理を経て完成された評価に値するショット領域である。 本発明においては、図１の半導体装置は一露光領域であるショットパターン１０３を評価単位とする。
図２は、半導体ウエハ１０１に６８個配列された各ショットパターン１０３がそれぞれ９個のチップ領域２０１〜２０９により構成されていることを示している。
図３は、チップ領域２０１を拡大して示し、チップ領域２０１はブロック３０１、３０２、３０３により構成されていることを示している。 このように、本実施形態では１つのチップ領域を３ブロックに分割しているが、これに限定されるものではなく、１つのチップ領域を分割せず１ブロックとしても、また、１００ブロックに分割することも可能である。
また、図４は１つのブロック１０１に搭載される回路構成の一例を示している。
図４に示すように、本実施形態の回路はセル４０１が数百から数万個アレイ状に配列した構成である。 各セル４０１は、カラム線４０２及びロウ線４０３にそれぞれ接続された２つの評価素子４０４と２つの評価素子４０４の端子に接続したスイッチングトランジスタ４０５とから構成される。 また、各カラム線４０２はカラムドライバ４０６と、各ロウ線４０３はロウドライバ４０７とそれぞれ接続されている。 このような構成により、各セル４０１に対してカラム線４０２とロウ線４０３を選択することにより所望のセル４０１を活性化することができ、選択的に評価を行うことができる。
ここで、セル４０１の評価方法について説明する。
所望のセル４０１に対応するロウドライバ４０７のｎチャネルトランジスタをオフ状態とし、ｐチャネルトランジスタをオン状態にすることによって流れる電流をセル４０１のスイッチングトランジスタ４０５に印加することによってロウ線４０３に接続した評価素子４０４並びにスイッチングトランジスタ４０５及びカラム線４０２に接続した評価素子４０４を経由してカラムドライバ４０６に流すことができる。 つまり、電流は電流経路４０８に沿って流れることになる。 電流が評価素子４０４を流れる時間を測定することにより評価素子４０４の抵抗値やアレイ間のばらつきを評価することができる。 流れる電流の速度が速ければ評価素子の抵抗値は低く、遅ければ高いことになる。 このとき、評価素子４０４に流れる時間を定め、全てのアドレスと対応する評価素子４０４を流れる時間が所定の時間以上であるアドレスを測定することにより、評価素子４０４の合否を判定することができるため、不良の個数が算出でき、不良率を求めることができる。 この方法によると、全てのアドレスについて電流が評価素子を流れる時間を測定する必要がないため、測定時間を短縮することが可能である。
また、図５及び図６はそれぞれ評価素子４０４の一例であり、図５は配線の評価素子５０１を示し、図６はゲート及びコンタクトの評価素子６０１を示している。
図５に示すように、配線の評価素子５０１は、第１配線５０２ａ及び第２配線５０２ｂからなる第１の配線層５０２、第２の配線層５０３及び第１の配線層５０２と第２の配線層５０３とを接続するＶｉａ５０４から構成される。
セル４０１における２つの配線の評価素子５０１の配置について説明する。
一方の配線の評価素子５０１は、第１配線５０２ａのＶｉａ５０４とは反対側の端部をカラム線４０２と接続され、第２配線５０２ｂのＶｉａ５０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。 他方の配線の評価素子５０１については、第１配線５０２ａのＶｉａ５０４とは反対側の端部をロウ線４０３と接続され、第２配線５０２ｂのＶｉａ５０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。 このように２つの配線の評価素子５０１を配置したセル４０１においては、図４に示す電流経路４０８に沿って２つの配線の評価素子５０１に電流を流すことができ、配線の評価をすることが可能となる。
また、図６に示すように、ゲート及びコンタクトの評価素子６０１は、第１配線６０２ａ及び第２配線６０２ｂからなる第１の配線層６０２、ゲート６０３及び第１の配線層６０２とゲート６０３とを接合する２つのコンタクト６０４Ａ、６０４Ｂから構成される。
配線の評価素子５０１と同様に、セル４０１におけるゲート及びコンタクトの評価素子６０１の配置について説明する。
一方のゲート及びコンタクトの評価素子６０１は、第１配線６０２ａのコンタクト６０４Ａとは反対側の端部をカラム線４０２と接続され、第２配線６０２ｂのコンタクト６０４Ｂとは反対側の端部をスイッチングトランジスタ４０５と接続される。 他方の配線の評価素子６０１については、第１配線６０２ａのコンタクト６０４Ａとは反対側の端部をロウ線４０３と接続され、第２配線６０２ｂのコンタクト６０４Ｂとは反対側の端部をスイッチングトランジスタ４０５と接続される。 このように２つのゲート及びコンタクトの評価素子６０１を配置したセル４０１においては、図４に示す電流経路４０８に沿って２つのゲート及びコンタクトの評価素子６０１に電流を流すことができ、ゲート及びコンタクトの評価をすることができる。
以上のようにチップ領域２０１〜２０９を構成するブロック３０１〜３０３に評価素子４０４を配置する際に、各チップ領域に配置される評価素子は、全て同一の評価素子であっても、全て異なる評価素子であってもよい。 例えば、ブロック３０１に配線の評価素子、ブロック３０２にゲート評価素子を配置し、ブロック３０３にコンタクトの評価素子を配置してもよい。 但し、各ブロック内は、同一の評価素子のみを配置することとする。
次に、図７〜図１２を参照しながら、本発明の半導体装置の評価方法について説明する。
図７及び図８は、本発明の評価素子を用いた半導体装置の評価装置によって得られた結果である。 まず、任意のショットパターン１０３に形成されたチップ領域２０１にアレイ状に配列された全アドレスの中からある固定アドレスと対応する評価素子について抵抗値を測定し、全てのショットパターン１０３において同一のアドレスと対応する評価素子の抵抗値を同様に測定し、ショットパターン１０３の累積相対度数としてプロットすることにより、データ７０１及び８０１（□印）を得る。 次に、チップ領域２０１にアレイ状に配列された全アドレスの中で抵抗値が最も高いアドレスを選択し、その抵抗値を測定する。 同様に全てのショットパターン１０３について、各ショットパターン１０３内で抵抗値が最も高いアドレスを選択し、そのアドレスと対応する評価素子の抵抗値を測定し、最も高い抵抗値をショットパターン１０３の累積相対度数としてプロットすることにより、データ７０２及び８０２（▲印）を得る。 図７はデータ７０１及びデータ７０２を同一のグラフにプロットし、図８はデータ８０１及びデータ８０２を同一のグラフにプロットしている。
以下に、固定アドレスと対応する評価素子の抵抗値及び抵抗値が最も高いアドレスと対応する評価素子の抵抗値の測定方法について説明する。
固定アドレスと対応する評価素子の抵抗値の測定は、まず、一のチップ領域２０１において特定アドレスを指定し、指定した特定アドレスと対応する評価素子について、例えば配線容量として蓄えられていた電荷をスイッチングトランジスタ４０５をオンすることにより、この特定アドレスに対応する評価素子に流し、評価電流が流れ終わるまでに要した時間を測定することにより抵抗値を求める。 このようにして、全ての評価素子についてショットパターン１０３毎に特定アドレスの抵抗値を測定し、固定アドレスと対応する評価素子の抵抗値とする。
また、抵抗値が最も高いアドレスと対応する評価素子の抵抗値の測定は、まず、一のチップ領域２０１における最初のアドレスと対応する評価素子に、例えば配線容量として蓄えられていた電荷をスイッチングトランジスタ４０５をオンすることにより、この最初のアドレスに流す。 このとき予め評価時間（例えば１ｎｓ）を設定しておき、評価時間内に配線容量に蓄えられた電荷が評価素子を流れ終わるか否かについて０又は１と判定する。 この作業を一のチップ領域内の全てのアドレスについて行い、設定していた評価時間内に電流が流れ終わらなかったアドレスを例えば１と判定とする。
次に、上記の測定で１と判定されたアドレスと対応する評価素子について再度、評価電流を流し、電流が流れ終わるまでに要した時間を測定し、１と判定されたアドレスと対応する評価素子の抵抗値を求める。
このようにして測定されたアドレスと対応する評価素子の抵抗値の中から最も高い抵抗値を一のチップ領域２０１における抵抗値が最も高いアドレスと対応する評価素子の抵抗値とする。
ここで、予め設定した評価時間では、一のチップ領域２０１内の全アドレスが０と判定された場合には、評価時間を短く設定し直し、再度全アドレスに対して評価を行い、評価時間内に電流が流れ終わらないアドレスができるようにする。 １と判定されるアドレスが存在するようになるまで、評価時間の短縮を行う必要がある このようにすると、固定アドレスと対応する評価素子の抵抗値を測定する工程と、全アドレスについて予め設定した評価時間内に電流が流れ終わるか否かの判定を行い、評価時間内に電流が流れ終わらなかったアドレスに対してのみ抵抗値を測定する工程とにより、チップ領域の評価が行えるため、チップ領域内の全アドレスと対応する評価素子について抵抗値を測定する場合と比べて、評価に必要な時間を１／１００〜１／１０００に短縮することができる。
ここで、評価素子の抵抗値が正規分布していると仮定すると、任意の固定アドレスと対応する評価素子の抵抗値はアレイ状に配列した評価素子の抵抗値の本来の抵抗値分布（主分布）に等しいと見なすことができ、チップ領域内で最も高い抵抗値を有するアドレスと対応する評価素子の抵抗値は、その正規分布の高い抵抗値側の裾を表していると見なすことができる。
例えば、１ショット領域内に８０００個のアレイを有する半導体ウエハを評価対象とし、その中の１個が不良である場合、８０００個（／１ショット領域）×６８ショット領域が母数であるから不良率は１．８ｐｐｍである。 本発明はｐｐｍレベルで発生する不良について評価する方法であり、固定アドレスが不良である確率も１．８ｐｐｍとみなすことができるため主分布である。
このように固定アドレスと対応する評価素子の抵抗値が評価素子の抵抗値の正規分布に等しいと判断するとアレイ状に配列した全アドレスに対応する評価素子の抵抗値を測定する必要はなく、任意の固定アドレスと対応する評価素子の抵抗値のみを測定すれば評価することが可能となるため、測定時間を大幅に短縮することができる。
さらに、任意の固定アドレスと対応する評価素子の抵抗値から累積相対度数が５０％となる抵抗値（Ｍｅｄｉａｎ値）とこの固定アドレスと対応する評価素子の抵抗値のばらつきを表す標準偏差（σ）を求め、Ｍｅｄｉａｎ値＋３σからＭｅｄｉａｎ値＋１０σの間に規格値７０３及び８０３を設ける。 ここで、設定した規格値７０３及び８０３よりも高い抵抗値を有するチップ領域は不良と判断し規格値７０３及び８０３よりも高い抵抗値を有しないチップ領域は良と判断することとする。
また、図７及び図８において、固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値と最も高い抵抗値のＭｅｄｉａｎ値との差を幅７０４及び幅８０４として示している。 Ｍｅｄｉａｎ値で比較した場合に幅７０４は幅８０４よりも大きい。 このことから、図８の評価素子が図７の評価素子よりもシャープな抵抗値分布を持つことが分かる。
ここで、チップ領域の合否判定の基準を任意の固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値＋３σから１０σの間に設定できる理由を以下に説明する。
チップ領域内で最も高い抵抗値を有するアドレスと対応する評価素子の抵抗値の累積相対度数分布は、図７のデータ７０２に示されるように、経験的に、連続して分布する領域と、連続して分布する領域から離れて高い抵抗値に離散して分布する領域とが存在しており、この２つの領域間は大きく分離していることが分かっている。 この２つの領域間に規格値を設けるために、固定アドレスと対応する評価素子の抵抗値の標準偏差（σ）を用いて、固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値＋３σからＭｅｄｉａｎ値＋１０σと定義している。 このように規格値を定義することにより、規格値を超えないものを良とし、規格値を超えるものを不良と判断することができ、チップ領域の合否判定が可能となる。
規格値を示す一例として、図９（ａ）〜図９（ｃ）にそれぞれ規格値が固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値＋３σ、固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値＋６σ及び固定アドレスと対応する評価素子の抵抗値のＭｅｄｉａｎ値＋１０σとなるグラフを示す。
以上のように、１つのウエハにおいて、固定アドレスと対応する評価素子の抵抗値をショット数分だけ測定することにより、ある評価素子の合否判定をするための規格値を設定することができ、この規格値を超える抵抗値を有するアドレスがあるか否かでチップ領域の合否判定を行うことができる。
このようにして、図７及び図８に示すように、合否判定をするために設定した規格値７０３及び８０３を超える抵抗値となるアドレスを有するチップ領域において、規格値を超えるアドレスの個数を合計することにより、不良率を容易に算出することができる。 一のチップ領域において、該一のチップ領域内の全アドレス数に対して規格値を超える不良アドレス数の比を求めることによりチップ不良率が求まり、一のチップ領域における不良アドレスの個数を一の半導体基板当たり合計し、一の半導体基板に形成される全アドレス数に対する割合を求めることにより、半導体基板不良率を求めることができる。 また、一の評価素子について合否判定を行うことにより、該評価素子の不良個数が求まり、該不良個数を各チップ領域に配列した評価素子数ｘショット領域数すなわち評価母数で除することにより各評価素子の不良率を容易に算出することができる。
このようにして評価素子毎に不良率を算出し、横軸に各評価素子、縦軸にそれぞれの評価素子不良率を表したグラフが図１０である。
図１０に示されるように、評価素子ＡからＩまでの９種類の評価素子の不良率を比較すると評価素子Ｄが最も不良が発生しやすく、評価素子Ｂ、Ｅ及びＩでは不良が発生していないことがわかる。 このように各評価素子間の不良率を比較することが容易であるため、不良の発生しやすいパターンと不良の発生しにくいパターンとを容易に判別することができる。
また、プロセス条件を変更して、上記の評価方法を実施し、図１０に示すようなグラフを作成すると、プロセス条件によって発生する不良率の比較ができるため、評価素子間の不良率の比較だけでなく、プロセス条件の評価の試験をも容易に行うことができる。
図１１及び図１２は、本発明の半導体装置の評価方法によって、半導体ウエハに評価試験を行い、ショットパターン毎に合否判定を行った結果を示している。 図１１及び図１２の各ショット領域に記載されたＰ（ＰＡＳＳ）は良と判断したチップ領域を含み、数値で示されるショット領域は、評価素子の抵抗値が規格値以上を示したチップ領域を含み、数値は規格値以上の抵抗値を示したアドレスの個数を示している。
図１１に示すウエハは、不良がウエハ外周に発生しており、図１２に示すウエハは、不良がウエハ中央に発生していることが分かる。 このようなウエハ内の不良発生分布を知ることにより、数多くあるプロセス工程の中から、不良が発生してしまう工程を特定するための重要な情報を得ることができる。
このように、ある評価項目についてウエハ内に形成された全てのアドレスと対応する評価素子の抵抗値を測定せずに、チップ領域の合否判定を行うことができるため、ウエハ内での不良発生分布の表示をすることが容易である。 このため、不良発生分布から不良の発生部を判断することが可能であり、不良の発生頻度が明確になる。
なお、本発明においては、一露光領域であるショットパターン１０３を評価単位としたが、チップ領域を評価単位としてもよい。
本発明の半導体装置の評価装置及びその評価方法は、各チップ領域内のある固定アドレスと対応する評価素子の抵抗値及び最も高い抵抗値を有するアドレスと対応する評価素子の抵抗値を評価することにより、評価項目の合否を判定するための基準を明確に規定することが可能であり、また、半導体ウエハに形成されたチップ領域全体の特性評価が可能となるため、半導体プロセスを評価するための評価装置とそれを用いた半導体装置の評価方法に有用である。
１０１ 半導体ウエハ １０２ ノッチ １０３ ショットパターン ２０１〜２０９ チップ領域 ３０１〜３０３ ブロック ４０１ セル ４０２ カラム線 ４０３ ロウ線 ４０４ 評価素子 ４０５ スイッチングトランジスタ ４０６ カラムドライバ ４０７ ロウドライバ ４０８ 電流経路 ５０１ 配線の評価素子 ５０２ 第１の配線層 ５０２ａ 第１配線 ５０２ｂ 第２配線 ５０３ 第２の配線層 ５０４ Ｖｉａ
６０１ ゲート及びコンタクトの評価素子 ６０２ 配線層 ６０２ａ 第１配線 ６０２ｂ 第２配線 ６０３ ゲート ６０４Ａ コンタクト ６０４Ｂ コンタクト ７０１ データ ７０２ データ ７０３ 規格値 ７０４ 幅 ８０１ データ ８０２ データ ８０３ 規格値 ８０４ 幅
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