技术领域
[0001] 本
发明说明书主要有关于一逐次逼近式模拟数字转换器的校正技术，特别是有关于整合一同步控制
电路和一非同步控制电路于一逐次逼近式模拟数字转换器中的逐次逼近式模拟数字转换器的校正技术。
背景技术
[0002] 在传统同步(Synchronous)式的逐次逼近式(Successive Approximation Register，SAR)模拟数字转换器(analog-to-digital converter，ADC)的电路设计时，在同步式的逐次逼近式模拟数字转换器正式运作前，可先进行校正(calibration)，以避免逐次逼近式模拟数字转换器本身的非理想效应所造成的误差。然而，随着对于逐次逼近式模拟数字转换器的应用上有高速(High speed)、高效能(High performance)，以及低功耗(low power)的需求，因此，发展出了非同步式(Asynchronous)的逐次逼近式模拟数字转换器。
[0003] 然而，虽然非同步式的逐次逼近式模拟数字转换器具有上述优点，但其并无法进行校正，因而使得在使用非同步式的逐次逼近式模拟数字转换器时，正式运作时可能会因为非理想效应所造成的误差导致产品特性不好或者是量产良品率不佳的问题产生。
发明内容
[0004] 有鉴于上述先前技术的问题，本发明提供了一逐次逼近式模拟数字转换器的校正技术，特别是有关于藉由整合一同步控制电路和一非同步控制电路于一逐次逼近式模拟数字转换器的逐次逼近式模拟数字转换器和校正方法。
[0005] 根据本发明的一
实施例提供了一种逐次逼近式模拟数字转换器。上述逐次逼近式模拟数字转换器包括一模拟电路以及一数字控制电路。数字控制电路会耦接上述模拟电路。数字控制电路包括一校正电路、一
存储器装置，以及一非同步控制电路。校正电路可用以执行一校正操作。存储器装置会耦接上述校正电路，以及储存上述校正电路执行上述校正操作产生的校正信息。非同步控制电路会耦接上述存储器装置，以及从上述存储器装置读取上述校正信息。当上述逐次逼近式模拟数字转换器藉由上述非同步控制电路进行操作前，上述非同步控制电路会先根据上述校正信息，消除上述逐次逼近式模拟数字转换器中的非理想效应。
[0006] 根据本发明一些实施例，数字控制电路更包括一选取电路。选取电路会耦接上述校正电路以及上述非同步控制电路，以及根据一控制
信号，选择启动上述校正电路或上述非同步控制电路来进行上述逐次逼近式模拟数字转换器的操作。根据本发明一些实施例，选取电路会从一控制压点，接收上述
控制信号。根据本发明一些实施例，在执行上述校正操作前，选取电路会选取上述校正电路，对上述逐次逼近式模拟数字转换器进行校正，以产生上述校正信息。
[0007] 根据本发明一些实施例，校正电路可是一同步控制电路。当同步控制电路被选取时，上述逐次逼近式模拟数字转换器在一同步模式进行操作。当非同步控制电路被选取时，上述逐次逼近式模拟数字转换器在一非同步模式进行操作。
[0008] 根据本发明一些实施例，上述模拟电路包括一
采样保持电路、一数字模拟转换器，以及一比较器。采样保持电路会耦接上述数字控制电路。数字模拟转换器会耦接上述数字控制电路。比较器会耦接上述采样保持电路和上述数字模拟转换器。
[0009] 根据本发明的一实施例提供了一种校正方法。上述校正方法适用于一逐次逼近式模拟数字转换器。上述校正方法包括：藉由上述逐次逼近式模拟数字转换器的一校正电路在选取同步控制的模式下执行一校正操作；储存执行上述校正操作产生的校正信息；选取上述逐次逼近式模拟数字转换器的一非同步控制电路进行上述逐次逼近式模拟数字转换器的操作；根据上述校正信息，消除上述逐次逼近式模拟数字转换器中的非理想效应；以及藉由上述非同步控制电路，在一非同步模式，操作上述逐次逼近式模拟数字转换器。
[0010] 关于本发明其他附加的特征与优点，此领域的技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所发明的逐次逼近式模拟数字转换器和其校正方法，做些许的更动与润饰而得到。
附图说明
[0011] 图1为本发明的一实施例所述的逐次逼近式模拟数字转换器100的方
块图；
[0012] 图2为本发明的一实施例所述的数字控制电路120的方块图；
[0013] 图3为本发明的一实施例所述的校正方法的
流程图300。
[0014] 附图标记：
[0015] 100 逐次逼近式模拟数字转换器；
[0016] 110 模拟电路；
[0017] 111 采样保持电路；
[0018] 112 数字模拟转换器；
[0019] 113 比较器；
[0020] 120 数字控制电路；
[0021] 121 校正电路；
[0022] 122 存储器装置；
[0023] 123 非同步控制电路；
[0024] 124 选取电路；
[0025] 300 流程图；
[0026] Vin 输入数据；
[0027] Vref 参考数据；
[0028] Vout 输出数据。
具体实施方式
[0029] 本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的
申请专利范围所界定者为准。
[0030] 图1是显示根据本发明的一实施例所述的逐次逼近式(Successive Approximation Register，SAR)模拟数字转换器(analog-to-digital converter，ADC)100的方块图。如图1所示，逐次逼近式模拟数字转换器100可包括一模拟电路110，以及一数字控制电路120。需注意地是，在图1中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。逐次逼近式模拟数字转换器100亦可包含其它元件。
[0031] 如图1所示，模拟电路110可包括一采样保持(sample and hold，S/H)电路111、一数字模拟转换器(digital-to-analog converter，DAC)112以及一比较器(comparator)113。采样保持电路111会耦接至数字控制电路120，以及接收输入数据Vin。数字模拟转换器
112会耦接至数字控制电路120，以及接收参考数据Vref。比较器113会耦接采样保持电路
111和数字模拟转换器112。此外，数字控制电路120会产生输出数据Vout。
[0032] 图2是显示根据本发明的一实施例所述的数字控制电路120的方块图。如图2所示，数字控制电路120可包括一校正电路121、一存储器装置122、一非同步控制电路123以及一选取电路124。存储器装置122会耦接校正电路121以及非同步控制电路123。选取电路124会耦接校正电路121以及非同步控制电路123。
[0033] 根据本发明的实施例，校正电路121可是一同步控制电路。特别说明地是，本发明实施例所述的校正电路121可适用任何应用在逐次逼近式模拟数字转换器100的同步控制电路。举例来说，校正电路121中可包括一同步式的逐次逼近式(SAR)控制电路和逐次逼近式(SAR)的暂存器。
[0034] 此外，本发明的实施例所述的非同步控制电路123亦可适用任何应用在逐次逼近式模拟数字转换器100的非同步控制电路。举例来说，非同步控制电路123中可包括一非同步式的逐次逼近式(SAR)控制电路和逐次逼近式(SAR)的暂存器。
[0035] 根据本发明一实施例，存储器装置123可是一易失性存储器装置(volatile memory devices)，例如：一动态
随机存取存储器(Dynamic Random Access Memory，DRAM)，但本发明不以此为限。根据本发明另一实施例，存储器装置123可是一
非易失性存储器装置(nonvolatile memory devices)，例如：一
只读存储器(Read Only Memory，ROM)，或一快闪存储器(flash memory)，但本发明不以此为限。
[0036] 根据本发明一实施例，选取电路124可是一多工器(Multiplexer，MUX)电路，但本发明不以此为限。
[0037] 根据本发明一实施例，在逐次逼近式模拟数字转换器100进行操作前，逐次逼近式模拟数字转换器100会先进入一校正模式。在校正模式中，逐次逼近式模拟数字转换器100会藉由校正电路121产生一校正信息，并将校正信息储存在存储器装置122。更具体来说，在产生校正信息的过程中，一预定义的信号会先被输入至逐次逼近式模拟数字转换器100中。接着，选取电路124会选取校正电路121(例如：一同步控制电路)来进行校正操作。当逐次逼近式模拟数字转换器100进入一校正模式后，校正电路121(同步控制电路)就会对逐次逼近式模拟数字转换器100进行校正，以产生校正信息，并将校正信息储存在存储器装置122。当逐次逼近式模拟数字转换器100在进行实际操作时，储存在存储器装置122的校正信息将可用来消除逐次逼近式模拟数字转换器100中的非理想效应，例如：数字模拟转换器112的不匹配(mismatch)，以及比较器113的偏移
电压(offset voltage)。
[0038] 根据本发明一实施例，校正信息可是在逐次逼近式模拟数字转换器100出厂前产生。也就是说，在逐次逼近式模拟数字转换器100出厂前，逐次逼近式模拟数字转换器100会先进入校正模式，以产生校正信息，并将校正信息储存在存储器装置122。当逐次逼近式模拟数字转换器100出厂后，且要实际进行操作前，逐次逼近式模拟数字转换器100即可从存储器装置122中读取校正信息，并根据校正信息，消除逐次逼近式模拟数字转换器100中的非理想效应。
[0039] 根据本发明一实施例，选取电路124会根据一外部控制信号选取同步控制电路(即校正电路121)或非同步控制电路123来进行逐次逼近式模拟数字转换器100的操作。根据本发明一实施例，选取电路124会耦接一控制压点(control pin)(图未显示)，并从控制压点接收外部控制信号。
[0040] 当选取电路124根据外部控制信号选取同步控制电路(即校正电路121)时，逐次逼近式模拟数字转换器100将会在一同步模式进行操作。也就是说，当选取电路124根据外部控制信号选取同步控制电路(即校正电路121)时，逐次逼近式模拟数字转换器100可视为一同步逐次逼近式模拟数字转换器。在逐次逼近式模拟数字转换器100在同步模式进行操作前，同步控制电路(即校正电路121)会先读取存储器装置122所储存的校正信息，并根据校正信息消除逐次逼近式模拟数字转换器100中的非理想效应。逐次逼近式模拟数字转换器100校正完成后，逐次逼近式模拟数字转换器100即可藉由同步控制电路(即校正电路121)在同步模式下进行操作。
[0041] 当选取电路124根据外部控制信号选取非同步控制电路123时，逐次逼近式模拟数字转换器100会在一非同步模式进行操作。也就是说，当选取电路124根据外部控制信号选取非同步控制电路123时，逐次逼近式模拟数字转换器100可视为一非同步逐次逼近式模拟数字转换器。在逐次逼近式模拟数字转换器100在非同步模式进行操作前，非同步控制电路123会先读取存储器装置122所储存的校正信息，并根据校正信息消除逐次逼近式模拟数字转换器100中的非理想效应。逐次逼近式模拟数字转换器100校正完成后，逐次逼近式模拟数字转换器100即可藉由非同步控制电路123在非同步模式下进行操作。
[0042] 图3是根据本发明的一实施例所述的校正方法的流程图300。此校正方法可适用本发明的逐次逼近式模拟数字转换器100。在步骤S310，藉由逐次逼近式模拟数字转换器100的一校正电路(在选取同步控制的模式下)执行一校正操作。在步骤S320，储存执行上述校正操作产生的校正信息。在步骤S330，选取逐次逼近式模拟数字转换器100的一非同步控制电路进行逐次逼近式模拟数字转换器的操作。在步骤S340，根据校正信息，消除逐次逼近式模拟数字转换器100中的非理想效应。在步骤S350，藉由非同步控制电路，在一非同步模式，操作逐次逼近式模拟数字转换器100。
[0043] 根据本发明的一实施例，校正方法中更包括，藉由一选取电路根据一控制信号，选择启动校正电路或非同步控制电路来进行逐次逼近式模拟数字转换器100的操作。根据本发明的一实施例，在执行上述校正操作前，会选取校正电路，对逐次逼近式模拟数字转换器100进行校正，以产生校正信息。
[0044] 根据本发明的一实施例，逐次逼近式模拟数字转换器100的校正电路可是一同步控制电路。当同步控制电路被选取时，会在一同步模式操作逐次逼近式模拟数字转换器100。当非同步控制电路被选取时，会在非同步模式操作逐次逼近式模拟数字转换器100。
[0045] 根据本发明所提出的逐次逼近式模拟数字转换器，逐次逼近式模拟数字转换器可先在同步模式下，进行逐次逼近式模拟数字转换器的校正，并将校正信息预先储存起来。因此，当逐次逼近式模拟数字转换器切换到非同步模式下进行操作时，将可透过储存的校正信息，消除逐次逼近式模拟数字转换器中的非理想效应。因此，本发明所提出的逐次逼近式模拟数字转换器，将可降低在使用非同步式的逐次逼近式模拟数字转换器，产品特性不好或者是量产良品率不佳的问题产生。
[0046] 在本说明书中以及
权利要求中的序号，例如「第一」、「第二」等等，仅是为了方便说明，彼此之间并没有顺序上的先后关系。
[0047] 以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中发明的任何特定架构或功能仅为一代表性的状况。根据本文的教示，任何本领域的技术人员应理解在本文发明的各层面可独立实作或两种以上的层面可以合并实作。
[0048] 虽然本发明已以实施例发明如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此发明的保护范围当视前附的申请专利范围所界定者为准。
