像素电路、其制作方法和显示装置
阅读：788发布：2024-01-18
专利汇可以提供像素电路、其制作方法和显示装置专利检索，专利查询，专利分析的服务。并且本 申请 提供了一种 像素 电路 、其制作方法和显示装置。该像素电路包括多个VDD 信号 线和至少一个搭桥结构，搭桥结构用于电连接两个相邻的VDD信号线，两个相邻的VDD信号线分别为第一VDD信号线和第二VDD信号线，搭桥结构包括四个间隔设置导电部和两个连接导体，四个导电部中包括两个第一导电部和两个第二导电部，两个连接导体包括绝缘设置的第一连接导体和第二连接导体，两个第一导电部分别与第一VDD信号线电连接，两个第二导电部分别与第二VDD信号线电连接，第一连接导体分别与一个第一导电部和一个第二导电部连接，第二连接导体分别与另一个第一导电部和另一个第二导电部连接。该像素电路中具有搭桥结构，可以解决 现有技术 中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。，下面是像素电路、其制作方法和显示装置专利的具体信息内容。
1.一种像素电路，其特征在于，包括多个VDD信号线和至少一个搭桥结构，所述搭桥结构用于电连接两个相邻的所述VDD信号线，两个相邻的所述VDD信号线分别为第一VDD信号线和第二VDD信号线，
所述搭桥结构包括四个间隔设置导电部和两个连接导体，四个所述导电部中包括两个第一导电部和两个第二导电部，两个所述连接导体包括绝缘设置的第一连接导体和第二连接导体，两个所述第一导电部分别与所述第一VDD信号线电连接，两个所述第二导电部分别与所述第二VDD信号线电连接，所述第一连接导体分别与一个所述第一导电部和一个所述第二导电部连接，所述第二连接导体分别与另一个所述第一导电部和另一个所述第二导电部连接。
2.根据权利要求1所述的像素电路，其特征在于，所述搭桥结构还包括绝缘介质层，所述绝缘介质层的至少部分位于所述第一连接导体和所述第二连接导体之间。
3.根据权利要求2所述的像素电路，其特征在于，在所述绝缘介质层的厚度方向上，所述绝缘介质层位于所述第一连接导体和所述第二连接导体之间，或所述第一连接导体和所述第二连接导体间隔地设置在所述绝缘介质层内。
4.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括多个驱动薄膜晶体管，所述驱动薄膜晶体管的漏极与所述VDD信号线一一对应电连接，与所述第一VDD信号线电连接的所述驱动薄膜晶体管为第一驱动薄膜晶体管，与所述第二VDD信号线电连接的所述驱动薄膜晶体管为第二驱动薄膜晶体管，两个所述第一导电部分别与所述第一驱动薄膜晶体管的漏极接触设置，两个所述第二导电部分别与所述第二驱动薄膜晶体管的漏极接触设置。
5.根据权利要求4所述的像素电路，其特征在于，所述驱动薄膜晶体管包括衬底、栅极、栅介质层以及源极和漏极，各所述导电部设置在所述衬底的表面上；优选各所述导电部设置在所述栅介质层和/或所述绝缘介质层中。
6.根据权利要求1所述的像素电路，其特征在于，所述像素电路包括基底，所述基底的表面包括驱动区域和像素区域，所述导电部设置在所述驱动区域上，两个所述第一导电部分别与所述第一VDD信号线接触设置，两个所述第二导电部分别与所述第二VDD信号线接触设置。
7.根据权利要求1至6中任一项所述的像素电路，其特征在于，所述像素电路还包括N个沿第一方向排列的像素行，各所述像素行包括M个沿第二方向排列的像素，各所述像素包括多个不同的子像素，在所述第二方向上相邻的任意两个所述像素中的所述子像素的分布不同，所述搭桥结构有大于或者等于P个，P＝M/2个、P＝(M-1)/2个或者P＝(M+1)/2，M、N且P均为正整数。
8.根据权利要求7所述的像素电路，其特征在于，所述搭桥结构有P×N个，N为大于1的正整数。
9.根据权利要求7所述的像素电路，其特征在于，各所述像素包括红色子像素和绿色子像素，且任意相邻的两个所述像素中，所述红色子像素和所述绿色子像素在所述第二方向上的排列顺序不同，所述第一VDD信号线与所述绿色子像素电连接，所述第二VDD信号线与所述红色子像素电连接。
10.根据权利要求9所述的像素电路，其特征在于，各所述像素包括两个沿所述第一方向的子像素行，各所述子像素行包括两个沿所述第二方向的所述子像素，一个所述子像素行包括所述红色子像素和所述绿色子像素，另一个所述子像素行包括两个蓝色子像素；优选地，在所述第一方向上，相邻的两个所述像素中分别为第一像素和第二像素，所述第一像素中的第一子像素和所述第二像素中的第二子像素相邻，所述第一子像素和所述第二子像素为相同颜色的所述子像素。
11.根据权利要求7所述的像素电路，其特征在于，所述像素电路还包括第一阻隔结构和第二阻隔结构，所述第一阻隔结构设置在相邻的两个像素之间，所述第二阻隔结构设置在相邻的两个所述子像素之间，所述第一阻隔结构的厚度小于所述第二阻隔结构的厚度。
12.根据权利要求11所述的像素电路，其特征在于，所述第一阻隔结构的厚度在10～
30nm之间，所述第二阻隔结构的厚度在2～3μm之间。
13.一种像素电路的制作方法，其特征在于，所述制作方法包括：
提供基底；
在所述基底上设置多个VDD信号线和至少一个搭桥结构，所述搭桥结构用于电连接两个相邻的所述VDD信号线，两个相邻的所述VDD信号线分别为第一VDD信号线和第二VDD信号线，所述搭桥结构包括四个间隔设置导电部和两个连接导体，四个所述导电部中包括两个第一导电部和两个第二导电部，两个所述连接导体包括绝缘设置的第一连接导体和第二连接导体，两个所述第一导电部分别与所述第一VDD信号线电连接，两个所述第二导电部分别与所述第二VDD信号线电连接，所述第一连接导体分别与一个所述第一导电部和一个所述第二导电部连接，所述第二连接导体分别与另一个所述第一导电部和另一个所述第二导电部连接。
14.一种显示装置，包括像素电路，其特征在于，所述像素电路为权利要求1至12中任一项所述的像素电路。
像素电路、其制作方法和显示装置
技术领域
[0001] 本申请涉及显示领域，具体而言，涉及一种像素电路、其制作方法和显示装置。
背景技术
[0002] OLED以及QLED显示器，由于其具有快速响应、宽视角以及易于实现大尺寸等优点，越来越多地被应用于显示领域中。
[0003] 现有技术中的2T1C像素电路包括两个驱动晶体管、1个电容、1个发光二极管(发光二极管可以为QLED)，该像素电路还包括了两个控制单元，一个是数据写入单元，包括扫描线和数据线控制，另一个为发光单元，包括ELVDD发光控制线和ELVSS控制。上述两个控制单元都由IC电路控制。
[0004] 对于不同的显示器件来说，像素的排列方式不同，对应地像素电路可以根据像素的排列方式不同而在制作过程中进行调整，但是购买来的IC芯片上的电路是提前烧制完成的，不能在像素电路制作过程中进行改变。例如，现有技术中常规的IC芯片是针对图1所示的像素结构的，该图中，包括红色子像素31、绿色子像素32以及蓝色子像素33，当图1中的像素结构中的子像素的排列方式发生变化时，该IC芯片就不再适用了。
[0005] 在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。发明内容
[0006] 本申请的主要目的在于提供一种像素电路、其制作方法和显示装置，以解决现有技术中像素排列方式不同导致的IC无法正确控制像素电路的问题。
[0007] 为了实现上述目的，根据本申请的一个方面，提供了一种像素电路，该像素电路包括多个VDD信号线和至少一个搭桥结构，所述搭桥结构用于电连接两个相邻的所述VDD信号线，两个相邻的所述VDD信号线分别为第一VDD信号线和第二VDD信号线，所述搭桥结构包括四个间隔设置导电部和两个连接导体，四个所述导电部中包括两个第一导电部和两个第二导电部，两个所述连接导体包括绝缘设置的第一连接导体和第二连接导体，两个所述第一导电部分别与所述第一VDD信号线电连接，两个所述第二导电部分别与所述第二VDD信号线电连接，所述第一连接导体分别与一个所述第一导电部和一个所述第二导电部连接，所述第二连接导体分别与另一个所述第一导电部和另一个所述第二导电部连接。
[0008] 进一步地，所述搭桥结构还包括绝缘介质层，所述绝缘介质层的至少部分位于所述第一连接导体和所述第二连接导体之间。
[0009] 进一步地，在所述绝缘介质层的厚度方向上，所述绝缘介质层位于所述第一连接导体和所述第二连接导体之间，或所述第一连接导体和所述第二连接导体间隔地设置在所述绝缘介质层内。
[0010] 进一步地，所述像素电路还包括多个驱动薄膜晶体管，所述驱动薄膜晶体管的漏极与所述VDD信号线一一对应电连接，与所述第一VDD信号线电连接的所述驱动薄膜晶体管为第一驱动薄膜晶体管，与所述第二VDD信号线电连接的所述驱动薄膜晶体管为第二驱动薄膜晶体管，两个所述第一导电部分别与所述第一驱动薄膜晶体管的漏极接触设置，两个所述第二导电部分别与所述第二驱动薄膜晶体管的漏极接触设置。
[0011] 进一步地，所述驱动薄膜晶体管包括衬底、栅极、栅介质层以及源极和漏极，各所述导电部设置在所述衬底的表面上；优选各所述导电部设置在所述栅介质层和/或所述绝缘介质层中。
[0012] 进一步地，所述像素电路包括基底，所述基底的表面包括驱动区域和像素区域，所述导电部设置在所述驱动区域上，两个所述第一导电部分别与所述第一VDD信号线接触设置，两个所述第二导电部分别与所述第二VDD信号线接触设置。
[0013] 进一步地，所述像素电路还包括N个沿第一方向排列的像素行，各所述像素行包括M个沿第二方向排列的像素，各所述像素包括多个不同的子像素，在所述第二方向上相邻的任意两个所述像素中的所述子像素的分布不同，所述搭桥结构有大于或者等于P个，P＝M/2个、P＝(M-1)/2个或者P＝(M+1)/2，M、N且P均为正整数。
[0014] 进一步地，所述搭桥结构有P×N个，N为大于1的正整数。
[0015] 进一步地，各所述像素包括红色子像素和绿色子像素，且任意相邻的两个所述像素中，所述红色子像素和所述绿色子像素在所述第二方向上的排列顺序不同，所述第一VDD信号线与所述绿色子像素电连接，所述第二VDD信号线与所述红色子像素电连接。
[0016] 进一步地，各所述像素包括两个沿所述第一方向的子像素行，各所述子像素行包括两个沿所述第二方向的所述子像素，一个所述子像素行包括所述红色子像素和所述绿色子像素，另一个所述子像素行包括两个蓝色子像素；优选地，在所述第一方向上，相邻的两个所述像素中分别为第一像素和第二像素，所述第一像素中的第一子像素和所述第二像素中的第二子像素相邻，所述第一子像素和所述第二子像素为相同颜色的所述子像素。
[0017] 进一步地，所述像素电路还包括第一阻隔结构和第二阻隔结构，所述第一阻隔结构设置在相邻的两个像素之间，所述第二阻隔结构设置在相邻的两个所述子像素之间，所述第一阻隔结构的厚度小于所述第二阻隔结构的厚度。
[0018] 进一步地，所述第一阻隔结构的厚度在10～30nm之间，所述第二阻隔结构的厚度在2～3μm之间。
[0019] 根据本申请的另一方面，提供了一种像素电路的制作方法，所述制作方法包括：提供基底；在所述基底上设置多个VDD信号线和至少一个搭桥结构，所述搭桥结构用于电连接两个相邻的所述VDD信号线，两个相邻的所述VDD信号线分别为第一VDD信号线和第二VDD信号线，所述搭桥结构包括四个间隔设置导电部和两个连接导体，四个所述导电部中包括两个第一导电部和两个第二导电部，两个所述连接导体包括绝缘设置的第一连接导体和第二连接导体，两个所述第一导电部分别与所述第一VDD信号线电连接，两个所述第二导电部分别与所述第二VDD信号线电连接，所述第一连接导体分别与一个所述第一导电部和一个所述第二导电部连接，所述第二连接导体分别与另一个所述第一导电部和另一个所述第二导电部连接。
[0020] 根据本申请的另一方面，提供了一种显示装置，包括像素电路，所述像素电路为任一种所述的像素电路。
[0021] 应用本申请的技术方案，上述的像素电路中具有搭桥结构，该搭桥结构用于电连接两个相邻的VDD信号线，这样对于不同排列方式的像素(像素内部的子像素的排列方式不同)来说，虽然芯片(IC)上对各像素中位置相同的子像素的控制信号是相同的，但是可以通过搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。附图说明
[0023] 图1示出了现有技术中的一种像素排列的结构示意图；
[0024] 图2示出了根据本申请的像素电路的实施例的局部结构示意图；
[0025] 图3示出了根据本申请的像素电路中的搭桥结构的示意图；
[0026] 图4示出了根据本申请的像素电路的实施例的局部结构示意图；
[0027] 图5示出了根据本申请的像素电路的实施例的局部结构示意图；
[0028] 图6示出了根据本申请的像素电路的实施例的局部结构示意图；以及
[0029] 图7至图9示出了图3的搭桥结构制作过程中的结构示意图。
[0030] 其中，上述附图包括以下附图标记：
[0031] 10、VDD信号线；11、第一VDD信号线；12、第二VDD信号线；13、第三VDD信号线；20、搭桥结构；21、第一导电部；22、第二导电部；23、第一连接导体；24、第二连接导体；25、绝缘介质层；30、像素；31、红色子像素；32、绿色子像素；33、蓝色子像素；40、驱动薄膜晶体管；50、寻址薄膜晶体管；60、存储电容；70、扫描线；80、数据线；90、发光二极管；100、第一阻隔结构；110、第二阻隔结构。
具体实施方式
[0032] 应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
[0033] 需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0034] 应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
[0035] 正如背景技术所介绍的，现有技术中像素排列方式不同导致的IC无法正确控制像素电路的问题，为了解决如上的技术问题，本申请提出了一种像素电路、显示装置和TFT基本的制作方法。
[0036] 本申请的一种典型的实施方式中，提供了一种像素电路，如图2所示，该像素电路包括多个VDD信号线和至少一个搭桥结构20，上述搭桥结构20用于电连接两个相邻的上述VDD信号线，两个相邻的上述VDD信号线分别为第一VDD信号线11和第二VDD信号线12，上述搭桥结构20包括四个间隔设置导电部和两个绝缘设置的连接导体，四个上述导电部中包括两个第一导电部21和两个第二导电部22，两个上述连接导体包括第一连接导体23和第二连接导体24，两个上述第一导电部21分别与上述第一VDD信号线11电连接，两个上述第二导电部22分别与上述第二VDD信号线12电连接，上述第一连接导体23分别与一个上述第一导电部21和一个上述第二导电部22连接，上述第二连接导体24分别与另一个上述第一导电部21和另一个上述第二导电部22连接。
[0037] 上述的像素电路中具有搭桥结构，该搭桥结构用于电连接两个相邻的VDD信号线，这样对于不同排列方式的像素(像素内部的子像素的排列方式不同，例如相邻像素的红色子像素和绿色子像素的位置排列相反)来说，虽然芯片(IC)上对各像素中位置相同的子像素提供的控制信号是相同的，但是可以通过搭桥结构来交换控制上述排列方式不同的像素中子像素对应的VDD信号线，从而使得芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0038] 需要说明的是，本申请中的搭桥结构中的四个导电部的设置位置只要满足间隔设置即可，具体的设置方式可以为任何可以实现的方式，本领域技术人员可以根据实际情况将四个导电部设置在合适的位置上。例如，可以设置为图3所示的方式，以这四个导电部可以围成矩形，再例如，四个导电部可以间隔地设置在一条直线上。并且，本申请的搭桥结构20中的四个导电部的大小和材料均可以不同，本领域技术人员可以根据实际情况设置合适大小和材料的导电部。
[0039] 还需要说明的是，本申请的第一连接导体用于连接一个上述第一导电部和一个上述第二导电部，上述第二连接导体用于连接剩余的一个上述第一导电部和剩余的一个上述第二导电部，具体地，第一连接导体可以连接这两个第一导电部中的任一个，可以连接这两个第二导电部中的任一个，第一连接导体连接的导电部不同，其对应的设置位置不同，第二连接导体对应也如此。如图3所示的结构中，第二连接导体24和第一连接导体23在衬底上的投影相交。当然，其他的实施例中，这两个连接导体在衬底上的投影可以平行。
[0040] 为了进一步确保第一连接导体23和第二连接导体24相互之间的绝缘性，从而进一步保证芯片能够准确控制对应颜色的子像素对应的VDD信号线，本申请的一种实施例中，如图3所示，上述搭桥结构20还包括绝缘介质层25，上述绝缘介质层25的至少部分位于上述第一连接导体23和上述第二连接导体24之间，使得第一连接导体23和上述第二连接导体24之间绝缘。图2中，虚线示出第一连接导体23在绝缘介质层25的远离第二连接导体24的一侧。
[0041] 本申请的一种具体的实施例中，在上述绝缘介质层的厚度方向上，上述绝缘介质层位于上述第一连接导体和上述第二连接导体之间。
[0042] 为了进一步保证第一连接导体和第二连接导体之间的绝缘，本申请的一种实施例中，在上述绝缘介质层25的厚度方向上，上述第一连接导体23和上述第二连接导体24间隔地设置在上述绝缘介质层25内。
[0043] 当然，本申请中的第一连接导体和第二连接导体并不限于以上述的方式设置，二者还可以在同一高度，即在绝缘介质层的厚度方向上，二者处于同一平面上。
[0044] 需要说明的是，本申请的搭桥结构可以位于像素电路的像素区域，也可以位于驱动区域，本领域技术人员可以根据实际情况将搭桥结构设置像素区域的合适位置，也可以将搭桥结构设置在驱动区域的合适位置。
[0045] 在实际的应用中，本申请的一种实施例中，将搭桥结构20设置在像素电路的像素区域，上述像素电路还包括多个驱动薄膜晶体管40，上述驱动薄膜晶体管40的漏极与上述VDD信号线一一对应电连接，与上述第一VDD信号线11电连接的上述驱动薄膜晶体管40为第一驱动薄膜晶体管40，与上述第二VDD信号线12电连接的上述驱动薄膜晶体管40为第二驱动薄膜晶体管40，两个上述第一导电部21分别与上述第一驱动薄膜晶体管40的漏极接触设置，两个上述第二导电部22分别与上述第二驱动薄膜晶体管40的漏极接触设置。
[0046] 具体地，本申请的一种图中未示出的实施例中，上述驱动薄膜晶体管包括衬底、栅极、栅介质层以及上述源极和漏极，各上述导电部设置在上述衬底的表面上。
[0047] 为了进一步保证相邻的导电部之间的绝缘，本申请的一种实施例中，各上述导电部设置在上述栅介质层和/或上述绝缘介质层中。即导电部可以仅仅位于栅介质层，也可以部分位于栅介质层，另一部分位于绝缘介质层中，还可以仅仅位于绝缘介质层中。具体对于不同的情况，导电部可以位于上述不同的结构层中。
[0048] 一种具体的实施例中，如图4和图5所示，上述像素电路还包括寻址薄膜晶体管50、存储电容60、扫描线70、数据线80和发光二极管90，上述扫描线70与上述寻址薄膜晶体管50的栅极电连接，上述数据线80与上述寻址薄膜晶体管50的源极电连接，上述寻址薄膜晶体管50的漏极与上述驱动薄膜晶体管40的栅极电连接，寻址薄膜晶体管50的漏极和驱动薄膜晶体管40的源极共用，如图5所示，上述存储电容60的一端连接在上述驱动薄膜晶体管40的栅极和上述寻址薄膜晶体管50的漏极之间，上述存储电容60的另一端与上述驱动薄膜晶体管40的漏极电连接，上述发光二极管90与上述驱动薄膜晶体管40的源极电连接。
[0049] 具体地，在一些实施例中，如图2所示，扫描线70从上至下实时扫描，当外部图像给予信号时，某个像素30需要点亮时，扫描线70和数据线80给予信号确认，比如左上方的第一个像素30(第一行第一个像素)需要点亮，则第一个扫描线(最上方的扫描线)和第一个数据线(从最左侧开始的第一个数据线)给予信号，确认左上方的第一个像素30处于启动状态，但像素30是由红色子像素31、绿色子像素32和蓝色子像素33组成，像素中哪种颜色(子像素)需要点亮，则VDD信号线10给予信号。红色子像素需要点亮，第二VDD信号线12给予信号，如需红绿子像素同时点亮，则第一VDD信号线11和第二VDD信号线12同时给予信号，并且有灰阶图像显示时，则第一VDD信号线11、第二VDD信号线12和第三VDD信号线13由IC给予信号的同时，调节电压的变化实现，所以VDD信号由专门开发的IC所匹配。在偶数列像素被驱动时，如第一行第二个像素，第一个扫描线和第二个数据线得到信号，确认该像素处于启动状态，但由于红色子像素和绿色子像素调反，在现有的IC启动下，如果没有搭桥结构，则会显示的子像素颜色出现调反，应该是红色子像素亮但变成了绿色子像素亮。而本申请的方案可以在需要VDD信号交换的对应的驱动区域做个与VDD信号线电连接的搭桥交换结构或在像素区域的相应位置做个搭桥交换结构以实现图像的正常显示。
[0050] 本申请的另一种实施例中，上述搭桥结构20位于像素电路的驱动区域，如图4所示，具体地，上述像素电路包括基底，上述基底的表面包括驱动区域和像素30区域，上述导电部设置在上述驱动区域上，两个上述第一导电部21分别与上述第一VDD信号线11接触设置，两个上述第二导电部22分别与上述第二VDD信号线12接触设置。
[0051] 需要说明的是，本申请中的搭桥结构的个数可以根据实际的像素的情况来设置。本申请的一种具体的实施例中，如图2所示，上述像素电路还包括N个沿第一方向排列的像素30行，各上述像素30行包括M个沿第二方向排列的像素30，各上述像素30包括多个不同的子像素，在上述第二方向上相邻的任意两个上述像素30中的上述子像素的分布不同，上述搭桥结构20有大于或者等于P个，P＝M/2个、P＝(M-1)/2个或者P＝(M+1)/2，M、N且P均为正整数。将搭桥结构20设置为大于或者等于P个，可以进一步保证芯片能够对像素电路进行准确地控制，从而保证了像素电路的正常工作。实际上，在M为奇数时，P＝(M-1)/2个或者P＝(M+1)/2个，在M为偶数的情况下，P＝M/2个。
[0052] 上述方案中，对于搭桥结构的个数为P个的情况，P个搭桥结构可以均设置在同一行，即对于一列的像素可以只设置一个搭桥结构。
[0053] 为了进一步保证像素电路可以以预定的方式进行工作，本申请的一种实施例中，上述搭桥结构有P×N个，N为大于1的正整数，即每行中均有P个搭桥结构。
[0054] 更为具体的一种实施例中，如图2所示，各上述像素30包括红色子像素31和绿色子像素32，且任意相邻的两个上述像素30中，上述红色子像素31和上述绿色子像素32在上述第二方向上的排列顺序不同，上述第二VDD信号线12与上述红色子像素31电连接，上述第一VDD信号线11与上述绿色子像素32电连接。
[0055] 在一些实施例中，如图2所示，各像素30中还包括蓝色子像素33，VDD信号线还包括第三VDD信号线13，第三VDD信号线13用于控制蓝色子像素33的发光，在任意相邻的两个像素30行之间具有一个扫描线70，且在任意两个相邻的像素30列之间具有数据线80，VDD信号线位于对应控制的子像素的一侧。
[0056] 具体的一种实施例中，如图2和图6所示，各上述像素包括两个沿上述第一方向的子像素行，各上述子像素行包括两个沿上述第二方向的上述子像素，一个上述子像素行包括上述红色子像素31和上述绿色子像素32，另一个上述子像素行包括两个蓝色子像素33；更优选地，在上述第一方向上，相邻的两个上述像素30中分别为第一像素和第二像素，上述第一像素中的第一子像素和上述第二像素的第二子像素相邻，上述第一子像素和上述第二子像素为相同颜色的上述子像素。即图2和图6中，相邻的两个像素30中的蓝色子像素33相邻。
[0057] 为了进一步避免同一个像素30中的相邻的子像素之间的干扰，且进一步避免相邻的像素30之间的干扰，本申请的一种具体的实施例中，如图6所示，上述像素电路还包括第一阻隔结构100和第二阻隔结构110，上述第一阻隔结构100设置在相邻的两个上述像素30之间，上述第二阻隔结构110设置在相邻的两个上述子像素之间，上述第一阻隔结构100的厚度小于上述第二阻隔结构110的厚度。
[0058] 更为具体的一种实施例中，上述第二阻隔结构的厚度在2～3μm之间，上述第一阻隔结构的厚度在10～30nm之间，将第一阻隔结构的厚度设置在上述的范围内，将第一阻隔结构的厚度设置在上述的范围内，一方面可以保证较好的绝缘效果，另一方面，由于阻隔层是和TFT工艺一起制作的，所以，这个厚度范围能够进一步保证TFT的启动电压较小。将第二阻隔结构的厚度范围设置在上述范围内，一方面可以起到较好防短路的作用，尤其是可以防止静电击穿，另一方面起到较好的绝缘效果。
[0059] 本申请的另一种典型的实施方式中，提供了一种像素电路的制作方法，上述制作方法包括：
[0060] 提供基底；
[0061] 在上述基底上设置多个VDD信号线和至少一个搭桥结构20，上述搭桥结构20用于电连接两个相邻的上述VDD信号线，两个相邻的上述VDD信号线分别为第一VDD信号线11和第二VDD信号线12，上述搭桥结构20包括四个间隔设置导电部和两个连接导体，四个上述导电部中包括两个第一导电部21和两个第二导电部22，两个上述连接导体包括绝缘设置的第一连接导体23和第二连接导体24，两个上述第一导电部21分别与上述第一VDD信号线11电连接，两个上述第二导电部22分别与上述第二VDD信号线12电连接，上述第一连接导体23分别与一个上述第一导电部21和一个上述第二导电部22连接，上述第二连接导体24分别与另一个上述第一导电部21和另一个上述第二导电部22连接，形成图2所示的结构。
[0062] 上述的制作方法制作得到的像素电路中具有搭桥结构，该搭桥结构用于电连接两个相邻的VDD信号线，这样对于不同排列方式的像素(像素内部的子像素的排列方式不同)来说，虽然芯片(IC)上对各像素中位置相同的子像素的控制信号是相同的，但是可以通过搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0063] 对于不同的包括搭桥结构像素电路，其制作方法可能不同，对于搭桥结构设置在像素区域的像素电路来说，搭桥结构的制作与晶体管的制作同步进行，对于搭桥结构设置在驱动区域的像素电路来说，搭桥结构的制作和晶体管的制作也可以同步进行。
[0064] 具体地，对于搭桥结构设置在像素区域的像素电路来说，像素电路的制作过程包括：
[0065] 提供衬底，该衬底即为上述的基底；
[0066] 在上述衬底上设置多个间隔设置的栅极和多个间隔设置的导电部，如图7所示，图7中只示出了导电部，并未示出栅极，多个导电部中具有第一导电部21和第二导电部22，相邻的两个栅极之间具有两个上述第一导电部21或者两个上述第二导电部22；
[0067] 设置第一连接导体23，形成如图8所示的结构，上述第一连接导体23连接在一个上述第一导电部21和一个上述第二导电部22之间；
[0068] 设置栅介质层或者设置绝缘介质层25以及栅介质层，如图9所示，图9中未示出栅介质层，以覆盖上述第一连接导体23和上述栅极；
[0069] 在上述栅介质层的裸露表面上且上述栅极的两侧分别设置源极和漏极，形成多个驱动薄膜晶体管和多个寻址薄膜晶体管，相邻的两个上述驱动薄膜晶体管中的一个为第一驱动薄膜晶体管，另一个为第二驱动薄膜晶体管，两个上述第一导电部21分别与上述第一驱动薄膜晶体管的漏极接触设置，两个上述第二导电部22分别与上述第二驱动薄膜晶体管的漏极接触设置；
[0070] 在上述栅介质层的裸露表面上或者在上述栅介质层和上述绝缘介质层25的裸露表面上设置第二连接导体24，如图3所示，上述第二连接导体24连接在另一个上述第一导电部21和另一个上述第二导电部22之间。
[0071] 本申请的再一种典型的实施方式中，提供了一种显示装置，该显示装置包括上述的任一种的像素电路。
[0072] 该显示装置由于包括上述的像素电路，使得其无需重新定制相匹配的芯片，通过像素电路内部的搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得现有芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0073] 从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
[0074] 1)、本申请的像素电路中具有搭桥结构，该搭桥结构用于电连接两个相邻的VDD信号线，这样对于不同排列方式的像素(像素内部的子像素的排列方式不同)来说，虽然芯片(IC)上对各像素中位置相同的子像素的控制信号是相同的，但是可以通过搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0075] 2)、本申请的制作方法制作得到的像素电路中具有搭桥结构，该搭桥结构用于电连接两个相邻的VDD信号线，这样对于不同排列方式的像素(像素内部的子像素的排列方式不同)来说，虽然芯片(IC)上对各像素中位置相同的子像素的控制信号是相同的，但是可以通过搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0076] 3)、本申请的显示装置由于包括上述的像素电路，使得其无需重新定制相匹配的芯片，通过像素电路内部的搭桥结构来交换控制不同子像素对应的VDD信号线，从而使得现有芯片上的控制信号仍然能够正确控制其对应颜色的子像素对应的VDD信号线，解决了现有技术中的像素排列方式不同导致的芯片无法正确控制像素电路的问题。
[0077] 以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
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