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半导体结构及其形成方法

阅读：92发布：2024-02-13

专利汇可以提供半导体结构及其形成方法专利检索，专利查询，专利分析的服务。并且一种半导体结构及其形成方法，其中形成方法包括：提供基底，所述基底表面具有栅极结构，所述栅极结构两侧的基底内分别具有源漏掺杂区；在所述栅极结构的部分侧壁形成保护层；在所述基底和源漏掺杂区上、以及保护层的侧壁形成第一介质层；去除部分第一介质层，直至暴露出源漏掺杂区的顶部表面，在所述第一介质层内形成接触孔；在所述接触孔内形成插塞。所述方法形成的半导体器件的性能较好。，下面是半导体结构及其形成方法专利的具体信息内容。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有栅极结构，所述栅极结构两侧的基底内分别具有源漏掺杂区；
在所述栅极结构的部分侧壁形成保护层；
在所述基底和源漏掺杂区上、以及保护层的侧壁形成第一介质层；
去除部分第一介质，直至暴露出源漏掺杂区的顶部表面，在所述第一介质层内形成接触孔；
在所述接触孔内形成插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氮化硅或者氮氧化硅；所述保护层的厚度为：1纳米～35纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层之前，所述形成方法还包括：在所述基底和源漏掺杂区上、以及栅极结构的部分侧壁形成第二介质层，且所述第二介质层顶部低于栅极结构的顶部表面；所述接触孔还贯穿第二介质层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成第二介质层之前，所述形成方法还包括：在所述源漏掺杂区表面、以及栅极结构的侧壁形成停止层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述停止层的材料包括氮化硅；所述停止层的厚度为：1纳米～25纳米。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述栅极结构的侧壁还具有侧墙结构，且所述侧墙结构位于栅极结构和停止层之间；所述侧墙结构的材料包括氮化硅；所述侧墙结构的厚度为：5纳米～60纳米；所述侧墙结构包括位于栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第二侧墙；所述第一侧墙的厚度为：3纳米～20纳米；所述第二侧墙的厚度为：2纳米～40纳米。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层还覆盖第二介质层顶部表面；所述栅极结构包括栅极层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，当所述栅极层的材料为多晶硅时，所述第一介质层还覆盖栅极结构的顶部；所述接触孔的形成方法包括：去除部分第一介质层，直至暴露出保护层表面，在所述第一介质层内形成第一开口；去除所述第一开口底部的保护层和第二介质层，在所述保护层和第二介质层内形成第二开口；所述接触孔包括第一开口和第二开口。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，当所述栅极层的材料为金属时，所述栅极结构、源漏掺杂区、第二介质层、第一介质层和保护层的形成方法包括：在所述基底表面形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上、以及伪栅结构的部分侧壁形成所述第二介质层；在所述第二介质层表面和伪栅结构的部分侧壁形成保护层；在所述保护层表面形成第一介质层，所述第一介质层暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层和第二介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，当所述栅极层的材料为金属时，所述第一介质层暴露出栅极结构的顶部表面；形成第一介质层之后，形成接触孔之前，所述形成方法包括：在所述第一介质层和栅极结构顶部形成第三介质层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述接触孔的形成方法包括：去除所述源漏掺杂区顶部的第三介质层和第一介质层，直至暴露出保护层顶部，在所述第三介质层和第一介质层内形成第一开口；去除所述第一开口底部的保护层和第二介质层，在所述保护层和第二介质层内形成第二开口；所述接触孔包括第一开口和第二开口。
12.如权利要求8或11所述的半导体结构的形成方法，其特征在于，所述第一开口的深宽比为：30:1～100:1；，所述第二开口的深宽比为：10:1～50:1。
13.一种半导体结构，其特征在于，包括：
基底，所述基底表面具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区；
位于所述栅极结构部分侧壁的保护层；
位于所述基底和源漏掺杂区上、以及保护层侧壁的第一介质层；
位于所述第一介质层内的接触孔，所述接触孔底部暴露出源漏掺杂区的顶部表面；
位于所述接触孔内的插塞。
14.如权利要求13所述的半导体结构，其特征在于，所述保护层的材料包括氮化硅或者氮氧化硅；所述保护层的厚度为：1纳米～35纳米。
15.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括位于基底和源漏掺杂区上、以及栅极结构部分侧壁的第二介质层，所述第二介质层位于第一介质层底部，且所述保护层还覆盖第二介质层顶部表面。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括位于第二介质层与源漏掺杂区和栅极结构之间的停止层；所述停止层的材料包括氮化硅；所述停止层的厚度为：1纳米～25纳米。
17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括位于停止层和栅极结构之间的侧墙结构；所述侧墙结构的材料包括氮化硅；所述侧墙结构的厚度为：5纳米～60纳米；所述侧墙结构包括位于栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第二侧墙；所述第一侧墙的厚度为：3纳米～20纳米；所述第二侧墙的厚度为：2纳米～40纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述栅极结构包括栅极层，所述栅极层为多晶硅时，所述第一介质层还覆盖栅极结构顶部；所述接触孔包括位于第一介质层内的第一开口、以及位于第一开口底部保护层和第二介质层内的第二开口。
19.如权利要求15所述的半导体结构，其特征在于，所述栅极结构包括栅极层，所述栅极层为金属时，所述第一介质层暴露出栅极结构的顶部；所述半导体结构还包括位于第一介质层和栅极结构顶部的第三介质层；所述接触孔包括位于第三介质层和第一介质层内的第一开口、以及位于第一开口底部保护层和第二介质层内的第二开口。
20.如权利要求18或19所述的半导体结构，其特征在于，所述第一开口的深宽比为：30:
1～100:1；所述第二开口的深宽比为：10:1～50:1。

说明书全文

半导体结构及其形成方法

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] MOS(金属-氧化物-半导体)晶体管是一种重要的半导体器件，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧的半导体衬底中的源区和栅极结构另一侧的半导体衬底中的漏区。

[0003] 然而，随着半导体器件集成度的提高，MOS晶体管的性能较差。

发明内容

[0004] 本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

[0005] 为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有栅极结构，所述栅极结构两侧的基底内分别具有源漏掺杂区；在所述栅极结构的部分侧壁形成保护层；在所述基底和源漏掺杂区上、以及保护层的侧壁形成第一介质层；去除部分第一介质层，直至暴露出源漏掺杂区的顶部表面，在所述第一介质层内形成接触孔；在所述接触孔内形成插塞。

[0006] 可选的，所述保护层的材料包括氮化硅或者氮氧化硅；所述保护层的厚度为：1纳米～35纳米。

[0007] 可选的，形成所述保护层之前，所述形成方法还包括：在所述基底和源漏掺杂区上、以及栅极结构的部分侧壁形成第二介质层，且所述第二介质层顶部低于栅极结构的顶部表面；所述接触孔还贯穿第二介质层。

[0008] 可选的，形成第二介质层之前，所述形成方法还包括：在所述源漏掺杂区表面以及栅极结构的侧壁形成停止层。

[0009] 可选的，所述停止层的材料包括氮化硅；所述停止层的厚度为：1纳米～25纳米。

[0010] 可选的，所述栅极结构的侧壁还具有侧墙结构，且所述侧墙结构位于栅极结构和停止层之间；所述侧墙结构的材料包括氮化硅；所述侧墙结构的厚度为：5纳米～60纳米；所述侧墙结构包括位于栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第二侧墙；所述第一侧墙的厚度为：3纳米～20纳米；所述第二侧墙的厚度为：2纳米～40纳米。

[0011] 可选的，所述保护层还覆盖第二介质层顶部表面；所述栅极结构包括栅极层。

[0012] 可选的，当所述栅极层的材料为多晶硅时，所述第一介质层还覆盖栅极结构的顶部；所述接触孔的形成方法包括：去除部分第一介质层，直至暴露出保护层表面，在所述第一介质层内形成第一开口；去除所述第一开口底部的保护层和第二介质层，在所述保护层和第二介质层内形成第二开口；所述接触孔包括第一开口和第二开口。

[0013] 可选的，当所述栅极层的材料为金属时，所述栅极结构、源漏掺杂区、第二介质层、第一介质层和保护层的形成方法包括：在所述基底表面形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上、以及伪栅结构的部分侧壁形成所述第二介质层；在所述第二介质层表面和伪栅结构的部分侧壁形成保护层；在所述保护层表面形成第一介质层，所述第一介质层暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层和第二介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构。

[0014] 可选的，当所述栅极层的材料为金属时，所述第一介质层暴露出栅极结构的顶部表面；形成第一介质层之后，形成接触孔之前，所述形成方法包括：在所述第一介质层和栅极结构顶部形成第三介质层。

[0015] 可选的，所述接触孔的形成方法包括：去除所述源漏掺杂区顶部的第三介质层和第一介质层，直至暴露出保护层顶部，在所述第三介质层和第一介质层内形成第一开口；去除所述第一开口底部的保护层和第二介质层，在所述保护层和第二介质层内形成第二开口；所述接触孔包括第一开口和第二开口。

[0016] 可选的，所述第一开口的深宽比为：30:1～100:1；所述第二开口的深宽比为：10:1～50:1。

[0017] 本发明还提供一种半导体结构，包括：基底，所述基底表面具有栅极结构，所述栅极结构两侧的基底内分别具有源漏掺杂区；位于所述栅极结构部分侧壁的保护层；位于所述基底和源漏掺杂区上、以及保护层部分侧壁的第一介质层；位于所述第一介质层内的接触孔，所述接触孔底部暴露出源漏掺杂区的顶部表面；位于所述接触孔内的插塞。

[0018] 可选的，所述保护层的材料包括氮化硅或者氮氧化硅；所述保护层的厚度为：1纳米～35纳米。

[0019] 可选的，所述半导体结构还包括位于基底和源漏掺杂区上、以及栅极结构部分侧壁的第二介质层，所述第二介质层位于第一介质层底部，且所述保护层还覆盖第二介质层顶部表面。

[0020] 可选的，所述半导体结构还包括位于第二介质层与源漏掺杂区和栅极结构之间的停止层；所述停止层的材料包括氮化硅；所述停止层的厚度为：1纳米～25纳米。

[0021] 可选的，所述半导体结构还包括位于停止层和栅极结构之间的侧墙结构；所述侧墙结构的材料包括氮化硅；所述侧墙结构的厚度为：5纳米～60纳米；所述侧墙结构包括位于栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第二侧墙；所述第一侧墙的厚度为：3纳米～20纳米；所述第二侧墙的厚度为：2纳米～40纳米。

[0022] 可选的，所述栅极结构包括栅极层，所述栅极层为多晶硅时，所述第一介质层还覆盖栅极结构顶部；所述接触孔包括位于第一介质层内的第一开口、以及位于第一开口底部保护层和第二介质层内的第二开口。

[0023] 可选的，所述栅极结构包括栅极层，所述栅极层为金属时，所述第一介质层暴露出栅极结构的顶部；所述半导体结构还包括位于第一介质层和栅极结构顶部的第三介质层；所述接触孔包括位于第三介质层和第一介质层内的第一开口、以及位于第一开口底部保护层和第二介质层内的第二开口。

[0024] 可选的，所述第一开口的深宽比为：30:1～100:1；所述第二开口的深宽比为：10:1～50:1。

[0025] 与现有技术相比，本发明实施例的技术方案具有以下有益效果：

[0026] 本发明技术方案提供的半导体结构的形成方法中，形成第一介质层之前，在所述栅极结构的部分侧壁形成保护层，使得栅极结构与后续位于第一介质层内的插塞距离较远，则栅极结构和插塞之间的保护层和第一介质层不易被击穿，因此，栅极结构和插塞之间不易发生漏电，有利于提高半导体器件的性能。

[0027] 进一步，形成所述保护层之前，所述形成方法还包括在源漏掺杂区表面、以及栅极结构侧壁形成停止层。其中，位于源漏掺杂区的停止层用于后续形成接触孔时作为停止层，用于保护源漏掺杂区顶部表面；而位于栅极结构侧壁的停止层，使得栅极结构到插塞的距离更远。

[0028] 进一步，所述停止层和栅极结构之间还具有侧墙结构，所述侧墙结构使得插塞到栅极结构之间的距离进一步增大。

[0029] 进一步，形成所述停止层之后，形成保护层之前，所述形成方法包括形成所述第二介质层，所述第二介质层顶部低于栅极结构顶部。所述保护层还覆盖第二介质层的顶部表面，后续接触孔通过两步形成，即：形成第一开口；形成第一开口之后，在所述第一开口底部形成第二开口。在形成第一开口的过程中，所述保护层作为停止层，则第一开口的深宽比较小，使得形成第一开口的难度较低。形成第一开口之后，形成第二开口，使得第二开口的深宽比也较小，因此，还有利于降低形成第二开口的难度。附图说明

[0030] 图1是一种半导体结构的结构示意图；

[0031] 图2至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

[0032] 正如背景技术所述，半导体器件的性能仍较差。

[0033] 图1是一种半导体结构的结构示意图。

[0034] 请参考图1，基底100；位于所述基底100表面的栅极结构101，所述栅极结构101的侧壁具有侧墙102；位于所述栅极结构101和侧墙102两侧基底100内的源漏掺杂区103；位于基底100和栅极结构101表面、以及侧墙102和源漏掺杂区103侧壁的介质层104，所述介质层104内具有接触孔(图中未标出)，所述接触孔底部暴露出源漏掺杂区103顶部；位于所述开口内的插塞105。

[0035] 上述半导体结构中，所述接触孔的形成方法包括：在所述介质层104表面形成掩膜层，所述掩膜层暴露出源漏掺杂区103上介质层104的顶部表面；以所述掩膜层为掩膜，刻蚀所述介质层104，直至暴露出源漏掺杂区103的顶部表面，在所述介质层104内形成接触孔。以所述掩膜层为掩膜，刻蚀所述介质层104的工艺包括干法刻蚀工艺，所述干法刻蚀工艺包括刻蚀气体，为了使刻蚀气体能够到达源漏掺杂区103的顶部暴露出源漏掺杂区103的顶部，需减小接触孔的深宽比，具体的，增大所述接触孔沿垂直于栅极结构101侧壁方向上的尺寸。

[0036] 然而，当所述源漏掺杂区103到栅极结构101侧壁的最大距离一定时，所述接触孔沿垂直于栅极结构101侧壁方向上的尺寸较大，使得插塞105和栅极结构101之间的介质层104和侧墙102沿垂直于栅极结构101侧壁方向上的尺寸较小。而所述插塞105和栅极结构
101之间的介质层104和侧墙102用于实现栅极结构101和插塞105之间的电隔离，因此，所述插塞105和栅极结构101之间的介质层104和侧墙102隔离插塞105和栅极结构101的能力不够，即：插塞105和栅极结构101之间的介质层104和侧墙102易被击穿，则所述插塞105和金属栅极101之间易发生漏电，不利于提高半导体器件的性能。

[0037] 为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述栅极结构的部分侧壁形成保护层；在所述基底和源漏掺杂区上、以及保护层的侧壁形成第一介质层；去除部分第一介质层，直至暴露出源漏掺杂区的顶部表面，在所述第一介质层内形成接触孔。所述方法形成的半导体器件的性能较好。

[0038] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0039] 图2至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

[0040] 请参考图2，提供基底200。

[0041] 在本实施例中，所述基底200包括：衬底201和位于衬底201上的鳍部202。

[0042] 在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体基底。

[0043] 在本实施例中，所述基底200的形成方法包括：提供初始衬底，所述初始基底上具有第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分初始衬底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始衬底，形成衬底201和位于衬底201上的鳍部202。

[0044] 在其他实施例中，所述基底的形成方法包括：提供衬底；在所述衬底表面外延形成所述鳍部。

[0045] 在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底201和鳍部202的材料为硅。

[0046] 在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

[0047] 所述第一掩膜层的材料包括氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于形成衬底201和鳍部202的掩膜。

[0048] 以所述第一掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。

[0049] 所述基底200上还具有覆盖所述鳍部202的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。

[0050] 所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。

[0051] 所述隔离结构用于实现半导体不同器件之间的电绝缘。

[0052] 在本实施例中，所述基底200包括第一区A和第二区B，所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管。

[0053] 在其他实施例中，所述基底仅包括第一区，所述第一区用于形成PMOS晶体管；或者，所述第一区用于形成NMOS晶体管。

[0054] 请参考图3，形成横跨鳍部202的若干伪栅结构203；在所述伪栅结构203的侧壁形成第一侧墙204。

[0055] 在本实施例中，所述基底200包括第一区A和第二区B，若干伪栅结构203横跨第一区A的鳍部202，若干伪栅结构203横跨第二区B的鳍部202。

[0056] 所述伪栅结构203的形成方法包括：在所述基底200上形成伪栅介质膜；在所述伪栅介质膜上形成伪栅极膜，所述伪栅极膜上具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分伪栅极膜；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，形成伪栅结构203。

[0057] 所述伪栅介质膜的材料包括氧化硅，所述伪栅介质膜的形成工艺包括：化学气相沉积工艺。

[0058] 所述伪栅极膜的材料包括硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺。

[0059] 所述伪栅结构203包括伪栅介质层(图中未示出)和位于伪栅介质层表面的伪栅极层(图中未示出)。

[0060] 所述伪栅介质膜用于形成伪栅介质层，因此，所述伪栅介质层的材料包括氧化硅。

[0061] 所述伪栅极膜用于形成伪栅极层，因此，所述伪栅极层的材料包括硅。

[0062] 在本实施例中，所述伪栅结构203用于后续形成栅极结构。在其他实施例中，所述伪栅结构即为栅极结构。

[0063] 所述第一侧墙204的形成方法包括：在所述隔离结构和基底200表面、以及伪栅结构203的侧壁和顶部表面形成第一侧墙膜；去除隔离结构、基底200和伪栅结构203顶部的第一侧墙膜，在所述伪栅结构203的侧壁形成第一侧墙204。

[0064] 所述第一侧墙膜的材料包括氮化硅或者氮氧化硅，相应的，所述第一侧墙204的材料包括氮化硅或者氮氧化硅。所述第一侧墙膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

[0065] 所述第一侧墙204用于定义后续轻掺杂区的位置。

[0066] 所述第一侧墙204沿垂直于伪栅结构203侧壁方向上的尺寸为：3纳米～20纳米。所述第一侧墙204使得后续位于源漏掺杂区上的插塞与栅极结构之间的距离较远，有利于防止插塞和栅极结构之间发生漏电。

[0067] 请参考图4，在所述第一侧墙204的侧壁形成第二侧墙205；在所述伪栅结构203、第一侧墙204和第二侧墙205两侧的鳍部202内形成源漏掺杂区206。

[0068] 形成所述第一侧墙204之后，形成第二侧墙205之前，所述形成方法还包括：以所述伪栅结构203和第一侧墙204为掩膜，在所述伪栅结构203和第一侧墙204两侧的鳍部202内形成轻掺杂区(图中未示出)。

[0069] 以所述伪栅结构203和第一侧墙204为掩膜，在所述伪栅结构203和第一侧墙204两侧的鳍部202内形成轻掺杂区的工艺包括离子注入工艺。

[0070] 所述轻掺杂区内具有轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。在本实施例中，所述第一区A用于形成PMOS晶体管，因此，所述第一区A的轻掺杂离子为P型离子，如：硼离子；所述第二区B用于形成NMOS晶体管，因此，所述第二区B的轻掺杂离子为N型离子，如：磷离子或者砷离子。

[0071] 所述第二侧墙205的形成方法包括：在所述隔离结构、源漏掺杂区206和伪栅结构203的顶部表面、以及第一侧墙204的侧壁形成第二侧墙膜；去除隔离结构、源漏掺杂区206和伪栅结构203的顶部表面的第二侧墙膜，在所述第一侧墙204的侧壁形成第二侧墙205。

[0072] 所述第二侧墙膜的材料包括：氮化硅或者氮氧化硅，所述第二侧墙膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

[0073] 去除隔离结构、源漏掺杂区206和伪栅结构203的顶部表面的第二侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0074] 所述第二侧墙205用于定义后续源漏掺杂区206的位置。

[0075] 所述第二侧墙205的厚度为：2纳米～40纳米。

[0076] 所述第二侧墙205和第一侧墙204构成侧墙结构，所述侧墙结构沿垂直于伪栅结构203侧壁方向上的尺寸为：5纳米～60纳米。所述侧墙结构沿垂直于伪栅结构203侧壁方向上的尺寸较大，使得后续在源漏掺杂区206顶部形成的插塞到伪栅结构203侧壁的距离较远，由于所述伪栅结构203用于后续形成栅极结构，则插塞到栅极结构之间的距离较远，使得插塞与后续形成的栅极结构之间不易发生漏电，有利于提高半导体器件的性能较好。

[0077] 所述源漏掺杂区206的形成方法包括：在所述伪栅结构203、第一侧墙204和第二侧墙205两侧的鳍部202内形成源漏开口；在所述源漏开口内形成外延层(图中未示出)；在所述外延层内掺入源漏离子，形成所述源漏掺杂区206。

[0078] 所述外延层的材料和源漏离子的导电类型与晶体管的类型相关。在本实施例中，所述第一区A用于形成PMOS晶体管，因此，所述第一区A的外延层的材料包括：硅锗或者硅，第一区的源漏离子为P型离子，如：硼离子；所述第二区B用于形成NMOS晶体管，因此，所述第二区B的外延层的材料包括：碳化硅或者硅，第二区的源漏离子为N型离子，如：磷离子或者砷离子。

[0079] 在本实施例中，形成第一区的源漏掺杂区之后，形成第二区的源漏掺杂区。在其他实施例中，形成第一区的源漏掺杂区之前，形成第二区的源漏掺杂区。

[0080] 请参考图5，在所述隔离结构、源漏掺杂区206和伪栅结构203的表面、以及第二侧墙205的侧壁形成停止层207。

[0081] 所述停止层207的材料包括氮化硅或者氮氧化硅。所述停止层207的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

[0082] 所述停止层207的厚度为：1纳米～25纳米。

[0083] 所述停止层207用于后续形成接触孔时保护源漏掺杂区206的顶部表面。所述停止层207还位于伪栅结构203的侧壁，使得后续形成的插塞到栅极结构的距离进一步增大，则插塞和栅极结构之间不易发生漏电。所述方法形成的半导体器件的性能较好。

[0084] 请参考图6，在所述停止层207表面形成第二介质层208，所述第二介质层208顶部低于伪栅结构203的顶部表面。

[0085] 所述第二介质层208的形成方法包括：在所述停止层207表面形成第二介质膜；回刻蚀部分第二介质膜，形成所述第二介质层208。

[0086] 所述第二介质膜的材料包括氧化硅或者氮氧化硅，所述第二介质膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0087] 回刻蚀部分第二介质膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0088] 所述第二介质层208用于实现半导体不同器件之间的电隔离。

[0089] 形成所述第二介质层208之后，使得相邻伪栅结构203之间沟槽的深宽比减小，有利于减小后续形成第一介质层的难度，所形成的第一介质层的致密度较好，有利于提高第一介质层的隔离性能。

[0090] 请参考图7，形成所述第二介质层208之后，在所述伪栅结构203的部分侧壁形成保护层209。

[0091] 所述保护层209的材料包括：氮化硅或者氮氧化硅，所述保护层209的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0092] 所述保护层209的厚度为：1纳米～35纳米，选择所述保护层209的意义在于：若所述保护层209的厚度小于1纳米，使得后续在源漏掺杂区206顶部形成的插塞到栅极结构的距离仍较小，使得插塞和栅极结构之间易发生漏电；当半导体器件的制造空间一定时，若所述保护层209的厚度大于35纳米，使得后续在源漏掺杂区206顶部形成的接触孔沿垂直于栅极结构侧壁方向上的尺寸过小，则刻蚀气体难以到达接触孔的底部，使得源漏掺杂区206顶部难以被打开，使得后续位于接触孔内的插塞难以与源漏掺杂区206发生电连接。

[0093] 在本实施例中，所述保护层209还覆盖第二介质层208顶部表面。在其他实施例中，所述保护层仅位于伪栅结构203的侧壁。

[0094] 在本实施例中，所述保护层209覆盖第二介质层208的顶部表面，使得后续形成第一开口时，所述保护层209用作停止层，使得第一开口的深宽比较小，有利于降低形成第一开口的难度。

[0095] 请参考图8，在所述保护层209表面形成第一介质膜210。

[0096] 所述第一介质膜210的材料包括氧化硅或者氮氧化硅，所述第一介质膜210的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

[0097] 所述第一介质膜210用于实现半导体不同器件之间的电隔离。

[0098] 在本实施例中，所述伪栅结构203用于后续形成栅极结构，所述栅极结构包括栅极层，所述栅极层的材料为金属，所述第一介质膜210用于后续形成第一介质层。

[0099] 在其他实施例中，所述伪栅结构即为栅极结构，所述栅极层的材料为多晶硅，所述第一介质膜即为第一介质层，即：所述第一介质层还覆盖栅极结构的顶部表面。

[0100] 请参考图9，去除部分第一介质膜210，直至暴露出伪栅结构203的顶部表面，形成第一介质层211。

[0101] 去除部分第一介质膜210的工艺包括：化学机械研磨工艺。

[0102] 在去除部分第一介质膜210的过程中，所述伪栅结构203顶部的保护层209、停止层207和第二掩膜层均被去除。

[0103] 去除部分第一介质膜210，暴露出伪栅结构203的顶部表面，有利于后续去除伪栅结构203。

[0104] 请参考图10，去除所述伪栅结构203，在所述第一介质层211和第二介质层208内形成伪栅开口(图中未标出)；在所述伪栅开口内形成栅极结构212。

[0105] 去除所述伪栅结构203的方法包括：去除所述伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。

[0106] 去除所述伪栅极层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0107] 去除伪栅介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0108] 所述伪栅开口用于容纳栅极结构212。

[0109] 所述栅极结构212包括栅介质层(图中未示出)和位于栅介质层表面的栅极层(图中未示出)。

[0110] 所述栅介质层的材料为高介电常数(介电常数K大于3.9)材料。在本实施例中，所述栅介质层的材料为氧化铪。在其他实施例中，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。

[0111] 所述栅极层的材料为金属。在本实施例中，所述栅极层的材料为铝。在其他实施例中，所述栅极层的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。

[0112] 请参考图11，在所述第一介质层211和栅极结构212表面形成第三介质层213，所述第三介质层213表面具有第三掩膜层(图中未标出)，所述第三掩膜层暴露出部分第三介质层213的顶部表面。

[0113] 所述第三介质层213的材料包括氧化硅或者氮氧化硅。所述第三介质层213的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

[0114] 所述第三介质层213用于实现半导体不同器件之间的电隔离。

[0115] 所述第三掩膜层用于定义源漏掺杂区206顶部接触孔的位置和尺寸。

[0116] 所述第三掩膜层的材料包括氮化硅或者氮化钛。

[0117] 请参考图12，以所述第三掩膜层为掩膜，刻蚀所述第三介质层213和第二介质层211，直至暴露出保护层209的顶部表面，在所述第三介质层213和第一介质层211内形成第一开口214。

[0118] 以所述第三掩膜层为掩膜，刻蚀所述第三介质层213和第一介质层211的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0119] 在形成所述第一开口214的过程中，第二介质层208顶部的保护层209作为停止层，使得第一开口214的深宽比较小，具体的，所述第一开口214的深宽比为：30:1～100:1，使得形成第一开口214的难度较小。

[0120] 请参考图13，去除所述第一开口214底部的保护层209、第二介质层208和停止层207，直至暴露出源漏掺杂区206的顶部表面，在所述第一开口214底部形成第二开口215。

[0121] 去除所述第一开口214底部的保护层209的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0122] 去除所述第一开口214底部的第一介质层208的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0123] 去除所述第一开口214底部的停止层207的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0124] 形成第一开口214之后，形成第二开口215，使得第二开口215的深宽比较小，因此，有利于降低形成第二开口215的难度。具体的，所述第二开口215的深宽比为：10:1～50:1。

[0125] 所述第一开口214和第二开口215构成接触孔，所述接触孔用于后续容纳插塞。

[0126] 请参考图14，在所述第一开口214(见图13)和第二开口215(见图13)内形成插塞216。

[0127] 所述插塞216的形成方法包括：在所述第三介质层213表面以及第一开口214和第二开口215内形成插塞膜；去除部分插塞膜，直至暴露出第三介质层213的顶部表面，在所述第一开口214和第二开口215内形成插塞216。

[0128] 所述插塞膜的材料为金属。在本实施例中，所述插塞膜的材料为钨。在其他实施例中，所述插塞膜的材料包括铝或者铜。所述插塞膜用于形成插塞216，因此，所述插塞216的材料为金属。在本实施例中，所述插塞216的材料为钨。在其他实施例中，所述插塞的材料包括铝或者铜。

[0129] 所述插塞膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0130] 去除部分插塞膜的工艺包括化学机械研磨工艺。

[0131] 由于所述栅极结构212和插塞216之间的侧壁不仅覆盖第一侧墙204、第二侧墙205、停止层207和第一介质层211，所述栅极结构212和插塞216之间还具有保护层209，使得栅极结构212和插塞216之间的距离较远，使得所述栅极结构212和插塞216之间不易发生漏电，有利于提高半导体器件的性能。

[0132] 相应的，本发明还提供一种半导体结构，请继续参考图14，包括：基底200，所述基底200表面具有栅极结构212，所述栅极结构212两侧的基底200内具有源漏掺杂区206；位于所述栅极结构212部分侧壁的保护层209；位于所述基底200和源漏掺杂区206上、以及保护层209侧壁的第一介质层；位于所述第一介质层内的接触孔，所述接触孔底部暴露出源漏掺杂区206的顶部表面；位于所述接触孔内的插塞216。

[0133] 所述保护层209的材料包括氮化硅或者氮氧化硅；所述保护层209的厚度为：1纳米～35纳米。

[0134] 所述半导体结构还包括位于基底200和源漏掺杂区206上、以及栅极结构212部分侧壁的第二介质层208，所述第二介质层208位于第一介质层211底部，且所述保护层209还覆盖第二介质层208顶部表面。

[0135] 所述半导体结构还包括位于第二介质层208与源漏掺杂区206和栅极结构212之间的停止层207；所述停止层207的材料包括氮化硅；所述停止层207的厚度为：1纳米～25纳米。

[0136] 所述半导体结构还包括位于停止层207和栅极结构212之间的侧墙结构；所述侧墙结构的材料包括氮化硅；所述侧墙结构的厚度为：5纳米～60纳米；所述侧墙结构包括位于栅极结构212侧壁的第一侧墙204和位于第一侧墙204侧壁的第二侧墙205；所述第一侧墙204的厚度为：3纳米～20纳米；所述第二侧墙205的厚度为：2纳米～40纳米。

[0137] 所述栅极结构212包括栅极层，所述栅极层为多晶硅时，所述第一介质层211还覆盖栅极结构212顶部；所述接触孔包括位于第一介质层211内的第一开口214(见图13)、以及位于第一开口214底部保护层209和第二介质层208内的第二开口215(见图13)。

[0138] 所述栅极结构包括栅极层，所述栅极层为金属时，所述第一介质层211暴露出栅极结构212的顶部；所述半导体结构还包括位于第一介质层和栅极结构顶部的第三介质层213；所述接触孔包括位于第三介质层213和第一介质层211内的第一开口214(见图13)、以及位于第一开口214底部保护层209和第二介质层208内的第二开口215(见图13)。

[0139] 所述第一开口214的深宽比为：30:1～100:1；所述第二开口215的深宽比为：10:1～50:1。

[0140] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

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