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비트라인 제조방법 및 그 구조

阅读:906发布:2020-12-01

专利汇可以提供비트라인 제조방법 및 그 구조专利检索,专利查询,专利分析的服务。并且The palladium ion is injected on a thin oxide layer of bit line contact region by a plasma immersion ion implantation reactor and forming bit lines using a selective copper plating method. The method comprises the steps of: (a) forming a silicon substrate gate; (b) depositing an oxide layer and covering PR (12) on the oxide layer; (c) patterning a bit line contact area and etching the area so that the oxide layer becomes thin; (d) injecting palladium ion on the thin oxide area; and (e) depositing copper (Cu) on the ion-injected area.,下面是비트라인 제조방법 및 그 구조专利的具体信息内容。

  • 비트라인 제조방법에 있어서, 실리콘 기판 게이트를 형성하고, 산화막을 데포지션한후, PR을 입히고 비트라인 콘택이 형성될 부분을 패터닝하고 상기 부분의 산화막을 얇게 에치하는 단계(a)와, 상기 얇게 에치한 부분에 팔라듐 이온(Pd + )을 주입시키는 단계(b)와, 상기 팔라듐 이온이 주입된 부분에 카파(Cu)를 데포지션 하는 단계(c)를 포함하여 이루어지는 비트라인 제조방법.
  • 실리콘 기판과 접하는 비트라인의 하부에 형성된 팔라듐 실리사이드(PdxSiy) 형성부와, 상기 팔라듐 실리사이드 형성부위 및 비트라인 콘택홀 좌우의 얇은 산화막에 팔라듐 이온(Pd + )이 주입된 측벽에만 카파(Cu)가 증착되어 형성된 카파형성부를 포하하여 이루어지는 비트라인 구조.
  • 说明书全文

    비트라인 제조방법 및 그 구조

    제1도는 종래의 비트라인 구조도.

    제2도는 본 발명의 비트라인 제조공정도 및 그 구조도.

    * 도면의 주요부분에 대한 부호의 설명

    10 : 게이트 11 : 산화막

    12 : PR 13 : 팔라듐 실리사이드

    14 : 카파(Cu)

    본 발명은 반도체 메모리 소자의 비트라인 제조방법 및 구조에 관한 것으로, 특히 PIII(Plasma Immersion Ion Implantation) 리액터(Reactor)에 의해 비트라인 콘택지역에서 팔라듐(Pd) 이온을 얇은 산화막 위에 다량 주입시킨 후 선택적 카파(Cu) 플레이팅 방식으로 비트라인 도선을 형성시키는 기술에 관한 것이다.

    종래의 비트라인 형성방법을 보면, 제1도에 도시된 바와같이, 산화막(1)중 비트라인 콘택 부위를 에치한 후, 폴리실리콘(2)을 데포지션 및 평탄화한다. 그후 텅스텐 실리사이드(Wsix)를 데포지션하고 비트라인을 패터닝하여 완성한다.

    이와같은 종래 기술에서는, 비트라인 에치시 준 자기정렬 포토에치(Semi-Self Align Photo-Etch) 기술을 써야 될 정도로 비트라인 콘택 형성에 어려움이 있으며, 폴리실리콘을 평탄화 하기 위해 데포지션 및 에치방식을 사용하기 때문에 공정이 복잡해진다는 문제가 있었다.

    본 발명은 이러한 문제점을 시정·보완하기 위해서 안출된 것으로서, 그 제조공정 및 구조를 상술하면 다음과 같다.

    먼저 제조공정을 보면, 제2(a)도와 같이, 실리콘 기판위에 게이트(10)를 형성한후 HTO 또는 LTO 방식으로 산화막(11)을 데포지션한다(제2도의 제2b도). 그후 PR(12)을 입히고 비트라인 콘택이 형성될 부분을 패터닝하여 산화막(11)을 얇게 애치한다(제2도의 제2c도).

    계속해서 얇은 에치한 콘택부에 PIII방식으로 팔라듐 이온(Pd + )을 주입시킨다(제2도의 제2d도). 제2도의 제2e도는, 상기 얇게 에치된 콘택부에 팔라듐 이온(Pd + )이 주입된 모습이다. 실리콘 기판과 접하는 부분은 팔라듐 실리사이드(PdxSiy)(13)가 형성되어 있다. 이어서 팔라듐 이온이 주입된 부분에 카파(Cu)(14)를 선택적으로 데포지션하여 비트라인을 형성한다(제2도의 제2f도).

    이와같은 제조방법으로 형성된 비트라인의 구조를 보면, 제2도의 제2g도에 도시된 바와같이 실리콘 기판과 접하는 비트라인의 하부에는 팔라듐 실리사이드(PdxSiy)가 형성되고, 상기 팔라듐 실리사이드 위에 그리고 비트라인 콘택홀 좌우의 얇은 산화막에 팔라듐 이온(Pd + )이 주입된 측벽에만 카파(Cu)가 증착되어 이루어진다.

    즉 본 발명의 비트라인 구조는 팔라듐 실리사이드 형성부와 카파형성부를 포함하여 이루어진다.

    이와같은 본 발명의 구조 및 제조방법을 사용하므로, 종래의 비트라인 공정보다 제조공정이 간단하며, 비트라인으로 카파(Cu)를 사용하므로 비저항이 작아지고 따라서 RC시간 지연을 줄일 수 있는 효과가 있다.

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