具有改进的栅极至源极电压调节的可配置高侧NMOS栅极控制
的方法与装置
技术领域
[0001] 本
申请总体涉及用于控制栅极电压的
电子电路，并且更具体地涉及具有改进的调节、精确性和效率的可配置n
沟道MOSFET栅极
驱动器控制。
背景技术
[0002] N沟道增强型金属
氧化物
半导体场效应晶体管(n沟道MOSFET)由于它们的低导通
电阻和紧凑的尺寸而广泛使用于负载
开关应用中。当n沟道MOSFET(NFET)位于电压供电
端子和负载之间时，它被称为“高侧”驱动器。在该配置中，NFET的源极电压取决于负载电阻和负载
电流。为了接通NFET，NFET的栅极电压必须具有足够高的电压，使得从栅极到源极的电压(Vgs)大于NFET的
阈值电压(Vt)。
发明内容
[0003] 在所描述的示例中，晶体管具有：被耦合在供电电压和输出端子的源极和漏极；以及栅极端子。电荷
泵具有：耦合到栅极端子的输出
节点；以及时钟输出端。
振荡器被耦合以产生时钟
信号。时钟使能电路被耦合用于：接收
时钟信号；以及响应于使能信号，选择性地输出时钟信号到时钟输入端。比较器被耦合以响应于参考电流和经过
串联电阻器的电流之间的比较，输出使能信号。串联电阻器被耦合到栅极端子。
附图说明
[0004] 图1是带隙栅极电压钳位的电路图。
[0005] 图2是栅极电压调节电路的电路图。
[0006] 图3是耦合到功率FET的示例
实施例的可配置栅极控制电路的电路图。
[0007] 图4是耦合到背对背(back-to-back)功率FET的示例实施例的可配置栅极控制电路的电路图。
[0008] 图5是示出图4的电路的栅极电压和
电荷泵使能信号的
波形的时序图。
[0009] 图6A-图6C是示出图4的栅极控制电路的仿真结果的曲线图。
具体实施方式
[0011] 除非另外指出，否则不同附图中的对应数字和符号通常指对应部分。附图不一定按比例绘制。
[0012] 术语“耦合”可以包含与中间元件建立的连接，并且在被“耦合”的任何元件之间可以存在附加元件和各种连接。
[0013] 为了确保具有足够的电流驱动的足够的电压针对配置为高侧驱动器的NFET总是可用的，栅极驱动器电路可以使用电荷泵以提供必要的栅极至源极电压(VGS)。取决于NFET特性，可能需要额外的电路以限制VGS以防止栅极结构的过电压损坏。VGS值在2V至10V范围内是合适的，这取决于NFET供应商和应用。当高侧驱动器电路有效并且向负载输送功率时，严格调节VGS以维持NFET刚好在“导通”工作区域内将减少电流消耗并且使可靠性最大化。
[0014] 用于功率FET栅极驱动器的一个解决方案是使用
雪崩
二极管或
齐纳二极管(Zener diode)以将栅极至源极电压钳位。齐纳二极管解决方案是具有几个设计折衷(tradeoff)。在具体半导体工艺中齐纳二极管的最小
击穿电压(Vz)是相对高的电压。尽管一些分立的齐纳二极管可能具有从几伏特开始的最小Vz，但目前用于制造集成电路的大多数半导体工艺不提供小于约6伏特的Vz。该最小Vz电压限制了齐纳二极管作为功率FET的栅极电压钳位的使用。在该方法中另一个折衷是功耗。当将栅极电压调节到最小电压Vz处时，齐纳二极管也需要最小的齐纳电流。当功率FET导通并且通过电荷泵供应栅极电压时，消耗最小的齐纳电流。必须增加电荷泵尺寸以提供最小齐纳电流。工艺变化和
温度稳定性是向齐纳二极管解决方案增加变化性的其它特性。
[0015] 在另一个解决方案中，带隙电路可以被布置为将功率FET的栅极电压VGS钳位到预定的电平。图1是带隙钳位电路100的电路图。带隙钳位电路100具有与一串BIT(标记“BIT 1”至“BIT N”)串联耦合的限流电阻器RL。每个BIT是以二极管配置布置的双极型晶体管(bipolar transistor)。链中的每个BIT提供1V左右的基极至发射极压降(VBE)。驱动电流源ID驱动该带隙钳位。电荷泵(为了清楚起见未示出)向高侧n沟道MOSFET(NFET)120的栅极供应电流。NFET 120具有耦合到漏极端子的供电电压VIN和耦合到源极端子处的
输出电压VOUT。
施加到NFET 120的经钳位的栅极至源极电压VGS由等式(1)表示：
[0016] VGS＝ID*RL+m*VBE (1)
[0017] 其中m＝BIT的数量，并且VBE是形成BIT的双极型晶体管的基极至发射极电压。
[0018] 在一个示例中，每个BIT的电压VBE通常是1.2V，使得该电压钳位通过改变BIT的数量是可编程的。为了使带隙钳位的栅极至源极电压VGS稍微独立于NFET栅极
漏电流，漏极电流ID需要远大于栅极漏电流。图1的带隙钳位解决方案比齐纳二极管解决方案更稳定；然而，使带隙钳位电压独立于功率FET栅极泄露所需要的高驱动电流ID消耗功率过大而不能被分级为低功率解决方案。带隙钳位解决方案还导致具有相对大的半导体衬底面积的相对大的电荷泵电路。
[0019] 图2是另一个栅极电压调节电路200的电路图。电路200包含：振荡器210；与
门212；电荷泵214；比较器216；NFET 220；晶体管MP1；以及一对电阻器R1和R3。振荡器210输出时钟信号到与门212的一个输入端子。与门212的第二输入端子被耦合到由比较器216输出的CLKEN信号。与门212的输出端被耦合到电荷泵214的CLK输入端。电荷泵214的输出端耦合到NFET 220的栅极。电阻器R1将NFET 220的栅极与晶体管MP1的源极端子耦合。晶体管MP1的栅极端子耦合到NFET 220的源极端子。晶体管MP1的漏极端子耦合到比较器216的第二端子和R3的一个端子。R3的第二端子耦合到地。
[0020] 在图2中，晶体管MP1与电阻器R1和电阻器R3感测NFET 220的栅极至源极电压VGS。栅极至源极电压VGS可以由等式(2)表示：
[0021]
[0022] 其中VREF是比较器的输入端处的参考电压，并且VT1是MP1的阈值电压。
[0023] 可以使用电路200中的比率R1/R3将栅极至源极电压VGS调节到预定电压电平。该解决方案是在齐纳二极管或带隙钳位方法上的改进。然而，如等式(2)所示，栅极至源极电压直接取决于晶体管MP1的阈值电压(VT1)，阈值电压VT1在跨工艺和温度变化之间可能改变多达半伏特，并且该变化可能因此对VGS调节具有极大的影响。
[0024] 图3是用于可配置栅极控制电路302的实施例的电路示意图。在图3中，电路302驱动NFET 320的栅极。在图3中，为了清楚起见，用于与图2中所示的组件类似的组件的附图标记是相似的。例如，图3中的振荡器310是与图2中的振荡器210是相似的。在该示例实施例中，栅极控制电路302用公共栅极比较器来感测栅极电压VGATE。
[0025] 在示例实施例300中，栅极驱动器电路302被示为耦合到n沟道功率FET320。栅极驱动器电路302包含：振荡器OSC 310；与门312；电荷泵314；电阻器R1；
缓冲器362；比较器360；电流源338；一对p沟道MOSFET(PFET)318和348，其尺寸匹配并且被
定位为彼此靠近以减小工艺的变化并且紧密匹配晶体管；以及三个NFET 332、342和352，其尺寸匹配并且也被定位为彼此靠近。
[0026] 栅极驱动器电路302在栅极节点322处被耦合到功率FET 320的栅极端子并在节点324处被耦合到源极端子。源极端子还被耦合到输入电压VIN。
[0027] 在示例实施例中，栅极驱动器电路302的组件可以被形成为单个集成电路，其中NFET 320被形成为单独的集成电路。在替代的实施例中，振荡器310可以在栅极驱动器电路302的外部。在栅极驱动器电路302内，振荡器OSC 310耦合到与门312的第一输入端子。与门
312的输出端被耦合到电荷泵314的CLK输入端。电荷泵314的输出(栅极电压VGATE)耦合到节点322。电阻器R1的第一端子耦合到节点322并且电阻器R1的第二端子耦合到晶体管318的源极端子。晶体管318的栅极和晶体管348的栅极在公共栅极节点处耦合在一起。晶体管
348的栅极耦合到晶体管348的漏极和晶体管342的漏极。晶体管318的漏极耦合到晶体管
352的漏极并且耦合到比较器360的输入端。在该示例实施例中，比较器360被实现为
施密特触发器(Schmitt trigger)。比较器360的输出端耦合到缓冲器362的输入端。缓冲器362的输出(标记为CLKEN)耦合到与门312的第二端子。晶体管348的源极耦合到节点324。电流源
338的输出(参考电流IREF)耦合到晶体管332的栅极和漏极。晶体管332、晶体管342和晶体管
352形成
电流镜。晶体管332、晶体管342和晶体管352的栅极被耦合在一起并且这些晶体管的源极端子被都耦合到地。
[0028] 在操作中，输入电压VIN被耦合到NFET 320的源极端子并且输出电压VOUT被耦合到NFET 320的漏极端子。经过电阻器R1的电流被标记为IR1，并且电阻器R1两端的电压被标记为VR1。晶体管348和晶体管318在电阻器R1的一个端子处的电压和输入电压VIN之间形成公共栅极比较器。
[0029] 从输入电压VIN的端子到VGATE的电压回路由等式(3)表示：
[0030] VIN-VGS(348)+VGS(318)+VR1-VGATE＝0 (3)
[0031] 因为晶体管318和晶体管348是匹配的，所以VGS值抵消，并且简化的等式由等式(4)表示：
[0032] VIN+VR1-VGATE＝0 (4)
[0033] 可以通过代数运算将其重写为等式(5)：
[0034] VR1＝VGATE-VIN (5)
[0035] 在实施例300中，NFET 320将源极端子处的电压VIN耦合到电压为VOUT的输出端子。因为功率场效应晶体管(功率FET)是专门为负载供应大量的电流而制造的，所以NFET 320具有低导通电阻。在操作期间，电压VOUT因此将近似等于VIN。NFET 320的栅极至源极电压为VGATE-VIN(如由等式(5)所示)，并且经过串联电阻器R1的电流IR1与功率FET 320的栅极至源极电压VGS成比例。
[0036] 在示例电路300中，经过串联电阻器R1的电流IR1和可调整的电流IREF之间的差耦合在求和节点361处。求和节点361在施密特触发器360的输入端处。施密特触发器360具有
迟滞，使得它响应于在输入端处的电压下降到第一阈值以下而输出高信号。随着节点361处的电压上升，施密特触发器继续输出高信号，直到电压上升到大于第一阈值的第二阈值以上。施密特触发器然后输出
低信号。由于迟滞，随着求和节点361处的电压上升和下降，施密特触发器不会在“导通”和“断开”的条件之间来回“颤动”。
[0037] 依然参考图3，由晶体管352和晶体管332形成的电流镜将电流IREF从电流源338镜像(mirror)到求和节点361，其中从电流IR1中减去电流IREF。响应于电流IR1小于参考电流IREF，施密特触发器360的输入端处的电压可以下降到阈值以下，并且施密特触发器360的输出变高。在信号CLKEN上的高电压或逻辑1使与门312能允许来自振荡器310的时钟脉冲在电荷泵314的时钟输入处进行电平翻转(toggle)。响应于进入的时钟脉冲，电荷泵314增加栅极电压VGATE直到电流IR1增加。然后，在施密特触发器360的输入处的电压将上升到施密特触发器360的第二阈值以上。然后，施密特触发器360在
输出信号CLKEN上输出低信号或逻辑0信号。在CLKEN上的低信号禁用与门312。电荷泵314不再接收输入端处的时钟。利用该布置，可以将栅极至源极电压调节到电压IREF*R1。
[0038] 在替代的实施例中，施密特触发器360可以用不同的比较器替换。在运放比较器的输入端处的偏移电压有助于设置电压阈值(诸如用于输出使能信号以及用于停止使能信号)。使能信号CLKEN可以由
逻辑电路和其它比较器类型的组合驱动，施密特触发器360在图3中被示为提供迟滞；然而，其它电路可以使用提供迟滞的逻辑电路和/或延迟组件来提供使能信号CLKEN。
[0039] 在图3中，电流IREF可以由电流源338产生，电流源338是通过使用参考电压和与所使用的工艺技术中的电阻器R1匹配的电阻器(未示出)实现的。因为任何温度和工艺变化将以类似的方式影响在集成电路器件上的所有的电阻器，在电路中对温度和工艺上的任何依赖由于
电阻率而抵消。在布置300中，栅极至源极电压VGS可以被可靠地并精确地设置为任意值如IREF*R1。通过选择R1的电阻值和/或通过选择参考电流IREF的值，栅极至源极电压是可控的。通过使用可调整的电流源338或可微调的电阻器R1，可以在制造后作出调整。在替代的实施例中，可以使用电路仿真来确定电阻器R1和参考电流的适当值。在另外的实施例中，参考电流是动态可调整的以补偿使用功率FET 320的环境的变化。
[0040] 图4是另一个实施例400的电路图。在图4中，与图3中的栅极控制电路302类似的可配置栅极控制电路402驱动背对背功率FET 420的栅极端子。为了清楚起见，图4中的附图标记类似于用于图3中的类似的组件的附图标记。例如，施密特触发器360类似于施密特触发器460。在示例实施例400中，栅极控制电路402具有驱动功率FET 420的栅极端子的栅极电压输出VGATE。
[0041] 在图4中，栅极驱动器电路402包含：振荡器OSC 410；与门412；电荷泵414；电阻器R1；缓冲器462；施密特触发器460；电流源438；尺寸匹配并且定位为彼此靠近的一对PFET 418和448；以及尺寸匹配并且也定位为彼此靠近的三个NFET 432、和452。功率FET 420包含具有公共漏极端子连接的两个匹配的NFET 420a和NFET 420b。当功率NFET 420a和NFET
420b断开时，背对背NFET布置防止输入电压端子VIN和输出端子VOUT之间的电流流动。如图4中所示，当NFET断开时，NFET 420a和NFET 420b的本
体二极管阻挡相反方向的电流流动。
[0042] 图4示出在节点422和节点424处耦合到功率FET 420的栅极驱动器电路402。功率FET 420具有连接到节点422的两个栅极端子。NFET 420b的源极端子耦合到节点424。输入电压VIN被耦合到节点424和NFET 420b的源极端子；并且输出电压VOUT被耦合到NFET 420a的源极端子。
[0043] 在栅极驱动器电路402中，组件以与图3中的栅极驱动器电路302的组件类似的方式耦合，并且栅极驱动器电路402以与栅极驱动器电路302类似的方式操作。晶体管418、448形成被耦合在电阻器R1的一个端子和输入电压VIN之间的公共栅极比较器电路。
[0044] NFET 420b的栅极至源极电压由等式(6)表示：
[0045] VGS(420b)＝VGATE-VIN (6)
[0046] 如上所示，由于电路402的调节技术，VGATE-VIN的差为IREF*R1，所以等式(6)被重写为等式(7)：
[0047] VGS(420b)＝IREF*R1 (7)
[0048] 在图4中，VGATE处的电压由电阻器R1、PFET 418和PFET 448感测。从VIN到VGATE的电压回路由等式(8)表示：
[0049] VIN-VGS(448)+VGS(418)+VR1-VGATE＝0 (8)
[0050] FET 418和FET 448是匹配的，抵消VGS值，并且简化的等式由等式(9)表示：
[0051] VIN+VR1-VGATE＝0或VR1＝VGATE-VIN (9)
[0052] 如上面所讨论的，电荷泵调节技术使用参考电流IREF来保持电压VGATE并且因此将电流IR1保持在一定范围内。因此，电压VR1可以由乘积IREF*R1表示。NFET 420a的栅极至源极电压由等式(10)表示：
[0053] VGS(420a)＝VGATE-VOUT＝VIN+IREF*R1-VOUT (10)
[0054] 因为由导通电阻和流经NFET 420a和NFET 420b的电流引起的压降非常小，因此VIN≈VOUT。通过替代和简单的抵消，电压VGS(420a)由等式(11)表示：
[0055] VGS(420a)＝IREF*R1 (11)
[0056] 利用图4中的布置，NFET的栅极至源极电压VGS(420a)和VGS(420b)可以被可靠地并精确地设置为任意值如IREF*R1。经调节的栅极至源极电压不依赖于任何器件的阈值电压或漏电流。通过以相同的技术形成电阻器类型与R1相同的在电流源438中使用的电阻，由于在电流源438中电阻器的使用，任何温度和工艺的依赖性也从电路402的栅极电压调节中被移除。
[0057] 在图4中，NFET 420a和NFET 420b可以是独立的集成电路。栅极驱动器电路402可以是另一个独立的集成电路。在进一步的替换实施例中，振荡器440可以是栅极驱动器电路402的外部的组件。在更多替代方案中，栅极驱动器电路402可以包含分立组件。具有分立组件和/或集成电路的
电路板、多芯片模
块和高集成电路可以被用于实现栅极驱动器电路402和功率FET 420。在一个示例中，实施例400中的所有组件可以形成在单个板上。在另一个示例中，图4中的所有组件可以形成为集成电路。
[0058] 图5是示出图4的电路402的栅极电压和信号CLKEN的时序图500。在时序图500中，时间被示为在
水平轴上向右增加；电压被示为在竖直轴上从原点增加。数据线538示出任意的目标栅极电压。数据线522是栅极电压VGATE并且数据线512示出了图4的CLKEN信号，对应于施密特触发器460的输出。沿着X轴指示了七个连续的周期(550到556)。
[0059] 在周期550中，电荷泵414(参见图4)在信号CLKEN为高的情况下被启用，这导致数据迹线522中所示的栅极电压VGATE斜坡上升，在周期550的终点处到达目标栅极电压538。此时，施密特触发器460的输出CLKEN下降并且与门412被禁用。由于进入电荷泵的时钟信号停止，因此电荷泵停止产生功率，降低功耗并且使栅极电压VGATE下降。作为结果，栅极电压迹线522开始下降直到周期551的终点。响应于栅极电压VGATE低于阈值，其中IR1
[0060] 图6A-图6C以三个时序图示出了图示说明由图4的电路402进行栅极电压调节的仿真结果。在时序图中，在每个图中时间是在水平轴上的并向原点的右边增加。每个波形的竖直轴绘制伏特。在图6A中，迹线622示出图4的栅极电压VGATE。在图6B中，波形612绘制施密特触发器460的输出，其对应于图4中的CLKEN信号。在图6C中，波形614绘制在时钟输入端处到电荷泵414的时钟。在图6A-图6C中，四个时间周期被指示标记为650、651、652和653。
[0061] 在操作中，从周期650中的时间0.0处开始，图6A中的迹线622中的电压VGATE是零，图6B中的迹线612中所示的与门412的输出是有效的，并且进入电荷泵414的时钟信号(在图6C中的迹线614中所示)正在进行电平翻转(在数据迹线614中时钟周期是短的，所以多个时钟在该波形中显示为单个块)。到周期650的终点时，图6A中的栅极电压622已经到达10V的期望值。在周期651的起点处，图6B中的迹线612所示的与门412的输出为低。在这种情况下，如通过在图6C中所示的数据迹线614，没有时钟脉冲被耦合到电荷泵414。在周期651期间，图6A中的迹线622中的栅极电压下降，并且到周期651的终点时，图6A中的栅极电压622低于一定电平，在该电平下电流IR1小于参考电流IREF。在周期652中，在图6B中的迹线612中，与门(图4中的412)的输出变高，使得电荷泵能够接收时钟，如在图6C中所示的数据迹线614中所示。在该仿真中，仅需要一些时钟脉冲来调节栅极电压(在图6A中的数据迹线622中所示)回到10V。在周期653中，仿真示出了与在周期651和周期652中的调节模式类似的重复调节模式，在周期651和652中，到电荷泵414的时钟信号(示为图6C中的数据迹线614)被启用以将栅极电压VGATE(示为图6A中的数据迹线622)提升到期望的电平，并且然后该时钟信号被禁用。数据迹线622和数据迹线612示出了通过图4的时钟使能电路来调节栅极电压。
[0062] 图7是由示例实施例的电路执行的方法700的流程图。在图7中，该方法在步骤701处开始。具有时钟
输入信号CLK的电荷泵(诸如图3中的314或图4中的414)被耦合到至少一个高侧驱动器FET(诸如图3中的320或图4中的420)的栅极端子。在步骤703中，该方法通过将串联电阻器(诸如图3和图4中的R1)耦合在栅极电压(图3或图4中的VGATE)和输入电压(图3或图4中的VIN)之间来开始监测栅极电压。在步骤705中，在经过串联电阻器的电流IR1和参考电流IREF之间进行比较。通过将电流IR1和电流IREF耦合到图3中所示的节点361或耦合到图4中所示的节点461并且输入所产生的电压作为施密特触发器(图3中的360，图4中的460)的输入可以进行比较。在步骤707处作判决。如果经过串联电阻器的电流IR1比参考电流IREF大第一阈值，则该方法转变到步骤713。该步骤表示当施密特触发器(图3中的360，图4中的460)的输入大于第一阈值时的操作。在步骤713处，通过施密特触发器(图3中的360，图4中的460)和缓冲器(图3中的362，图4中的462)的输出来禁用电荷泵314或电荷泵414的时钟，缓冲器被耦合到与门(图3中的312，图4中的412)的输入端。如果判决框707为假，该方法转变到在709处的第二判决框。
[0063] 在判决方框709中，如果流过串联电阻器的电流IR1比参考电流IREF小第二阈值，则该方法转变到步骤711，并且通过施密特触发器360或460和缓冲器(图3中的362，图4中的462)的输出来启用到电荷泵314或414的时钟，缓冲器被耦合到与门(图3中的312，图4中的
412)的输入端。
[0064] 如果在框709中的判决为假，则FET栅极电压处于期望的电平，并且不采取动作。可选的步骤715示出栅极电压的调整可以通过调整以下任一器件进行：串联电阻器R1(图3中或图4中)；或参考电流(图3或图4中的IREF)。该方法随后返回到步骤703并且继续监测栅极电压。通过反复启用和禁用到电荷泵(图3中的314，图4中的414)的时钟脉冲，栅极电压被调节。参考电流(图3或图4中的IREF)和串联电阻器(图3或图4中的R1)的电阻是可调的以设置栅极电压。
[0065] 在所描述的实施例中
修改是可能的，并且在
权利要求的范围内其它实施例是可能的。
