模拟电力定序器和方法
阅读：145发布：2024-02-06
专利汇可以提供模拟电力定序器和方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种电源 电压 定序 电路 系统，其包含第一定序器（10-1），如果第一 电源电压 VOUT1超过高 阈值 V90%且同时控制 信号 EN_PG是有效的，则该第一定序器产生电源良好信号PG的有效电平，并且如果EN_PG是无效的，则该第一定序器产生PG的无效电平。当 控制信号 EN无效时，PG电平被 锁 存。如果VOUT1小于低阈值V10%且同时EN是无效的，则产生断 电信号 PD。当EN有效时，产生PD的有效电平。通过第一和第二定序器中每一个的PG的连接确定分别由第一定序器和相似的第二（10-2）和第三（10-3）定序器监视的电源电压VOUT1、VOUT2和VOUT3的通电序列，从而控制由下一个定序器监视的电源电压。根据预定断电 算法 ，分别通过断电序列中的第一和第二定序器的PD与其他定序器的EN_PG输入和EN输入的连接确定期望的电源电压的断电序列。，下面是模拟电力定序器和方法专利的具体信息内容。
1.一种电源电压定序电路系统，其包括：
用于比较高目标阈值与第一电源电压的第一电路系统；
用于比较低目标阈值与所述第一电源电压的第二电路系统；
第一逻辑电路系统，其在所述第一电源电压超过所述高目标阈值且同时第一控制输入上的第一控制信号处于有效电平的情况下响应于所述第一电路系统的输出在第一输出上产生第一输出信号的有效电平，所述第一逻辑电路系统也可操作以便响应于所述第一控制信号的无效电平产生所述第一输出信号的无效电平，所述第一逻辑电路系统也可操作以便当第二控制输入上的第二控制信号处于无效电平时锁存代表所述第一输出信号的逻辑电平；以及
第二逻辑电路系统，其在所述第二控制信号的无效电平期间所述第一电源电压小于所述低目标阈值的情况下响应于所述第二电路系统的输出在第二输出上产生第二输出信号的无效电平，所述第二逻辑电路系统也可操作以便响应于所述第二控制信号的有效电平产生所述第二输出信号的有效电平。
2.根据权利要求1所述的电路系统，其中所述第一电路系统包含用于比较高目标阈值与第一电源电压的第一比较器电路，并且其中所述第二电路系统包含用于比较低目标阈值与所述第一电源电压的第二比较器电路。
3.根据权利要求2所述的电路系统，其中：
所述第一逻辑电路系统包含具有耦合到所述第一比较器电路的输出上的第一输入的第一ORing电路，具有耦合到所述第二控制信号上的第一输入和耦合到所述第一ORing电路的第二输入上的输出的第一ANDing电路，具有耦合到所述第一ORing电路的输出上的第一输入和耦合到所述第一控制信号上的第二输入的第二ANDing电路，以及代表耦合到所述第一ANDing电路的第二输入上的所述第一输出信号的输出，以及
所述第二逻辑电路系统包含第二ORing电路，所述第二ORing电路具有耦合到所述第二比较器电路的输出上的第一输入、耦合到所述第二控制信号上的第二输入和代表所述第二输出信号的输出。
4.根据权利要求3所述的电路系统，其包含第一晶体管和第二晶体管，所述第一晶体管具有耦合到所述第二ANDing电路的输出上的栅极、耦合到第一基准电压上的源极和耦合到所述第一输出信号上的漏极，所述第二晶体管具有耦合到所述第二ORing电路的输出上的栅极、耦合到所述第一基准电压上的源极和耦合到所述第二输出信号上的漏极。
5.根据权利要求4所述的电路系统，其中所述第一晶体管的栅极通过仅上升沿延迟电路耦合到所述第二ANDing电路的输出上，并且其中所述第二晶体管的栅极通过仅下降沿延迟电路耦合到所述第二ORing电路的输出上。
6.根据权利要求4所述的电路系统，其包含具有耦合到所述第一基准电压上的源极、耦合到所述第一ANDing电路的所述第一输入上的栅极和耦合到所述第一电源电压上的漏极的下拉晶体管。
7.根据权利要求4所述的电路系统，其中所述第一比较器电路的第一输入耦合到所述第一电源电压的缩小比例表现形式上，所述第一比较器电路的第二输入耦合到代表所述第一电源电压的目标值的较高百分数的第二基准电压上，所述第二比较器电路的第一输入耦合到所述第一电源电压上，其中所述第二比较器电路的第一输入是正输入，并且所述第二比较器电路的第二输入耦合到代表所述第一电源电压的目标值的较低百分数的第三基准电压上。
8.根据权利要求2所述的电路系统，包含具有耦合到所述第二输出信号上的第一输入、耦合以便接收外部使能信号的第二输入和用于传导电压调节器使能信号的输出的使能延迟电路。
9.根据权利要求2所述的电路系统，其中所述第一逻辑电路系统包含耦合在所述第一比较器电路的输出与所述第一输出信号之间的第一电路路径中的第一延迟电路，其中所述第一延迟电路选自包括仅上升沿延迟电路和仅下降沿延迟电路的群组，并且其中所述第二逻辑电路系统包含耦合在所述第二比较器电路的输出与所述第二输出信号之间的第二电路路径中的第二延迟电路，其中所述第二延迟电路选自包括仅上升沿延迟电路和仅下降沿延迟电路的群组。
10.根据权利要求2所述的电路系统，其中所述第一比较器电路、第二比较器电路、第一逻辑电路系统和第二逻辑电路系统被包括在用于监视所述第一电源电压的第一定序器中，并且其中所述电源电压定序电路系统还包含：
第二和第三定序器，其每一个与所述第一定序器中一样也包含第一比较器电路、第二比较器电路、第一逻辑电路系统和第二逻辑电路系统，
第一、第二和第三电压调节器，其每一个具有使能输入，所述第一电压调节器的输出产生用于所述第一定序器的所述第一电源电压，所述第二电压调节器的输出产生由所述第二定序器监视的第二电源电压，并且所述第三电压调节器的输出产生由所述第三定序器监视的第三电源电压，以及
其中所述第一定序器的所述第一输出信号耦合到所述第二电压调节器的使能输入上，并且所述第二定序器的所述第一输出信号耦合到所述第三电压调节器的使能输入上。
11.根据权利要求10所述的电路系统，其中：
所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器，并且也是所述第一、第二和第三电源电压的断电序列中的第一定序器；
所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第一定序器的第一控制输入上，该第一定序器的第一输出驱动所述第二电压调节器的使能输入产生由所述断电序列中的第二定序器监视的电源电压，并耦合到所述断电序列中的所述第二定序器的第二输入上；
所述断电序列中的第二定序器的第二输出信号耦合到所述断电序列中的第二定序器的第一控制输入上，该第二定序器的第一输出驱动所述第三电压调节器的使能输入产生由所述断电序列中的第三定序器监视的电源电压；以及
所述断电序列中的所述第二定序器的第二输出信号也耦合到所述断电序列中的所述第三定序器的所述第二控制输入上，并且外部使能信号耦合到所述第一电压调节器的使能输入上并且耦合到所述第一定序器的所述第二控制输入上。
12.根据权利要求10所述的电路系统，其中：
所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器，但是不是所述第一、第二和第三电源电压的断电序列中的第一定序器，其中所述断电序列中的第一定序器为所述通电序列中的第三定序器；
所述电源电压定序电路系统包含具有第一输入、第二输入和耦合到所述第一电压调节器的使能输入上的输出的使能延迟电路；
其中所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第二定序器的第一控制输入上，该第二定序器的输出驱动所述第二电压调节器的使能输入产生由所述断电序列中的第二定序器监视的电源电压，并且所述断电序列中的第一定序器的第二输出信号也耦合到所述断电序列中的第二定序器的第二输入上；
所述断电序列中的所述第二定序器的第二输出耦合到所述使能延迟电路的第一控制输入上，该使能延迟电路的第一输出驱动所述第一电压调节器的使能输入产生由所述断电序列中的第三定序器监视的电源电压；
所述断电序列中的所述第二定序器的第二输出信号也耦合到所述断电序列中的所述第三定序器的第二控制输入上；
外部使能信号耦合到所述使能延迟电路的第二输入上并且也耦合到所述第二定序器的第一控制输入上，该第二定序器的第一输出耦合到产生由所述断电序列中的所述第一定序器监视的电源电压的所述电压调节器的使能输入；以及
所述外部使能信号也耦合到所述断电序列中的所述第一定序器的第二控制输入上。
13.根据权利要求10所述的电路系统，
其中所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器并且也是所述第一、第二和第三电源电压的断电序列中的第一定序器；以及其中所述第一定序器的第二输出信号耦合到所述第一定序器的第一输出信号上并且也耦合到所述第二定序器的第二控制信号上，所述第二定序器的所述第二输出信号耦合到所述第二定序器的所述第一输出信号上并且耦合到所述第三定序器的第二控制信号上，并且所述第三定序器的第二输出信号耦合到所述第三定序器的第一输出信号上。
14.根据权利要求10所述的电路系统，其中所述电压调节器是LDO电压调节器即低压差电压调节器。
15.根据权利要求12所述的电路系统，其中所述使能延迟电路包含具有耦合到第二NAND门的第一输入上的输出的第一NAND门，所述第二NAND门具有耦合到所述第一NAND门的第一输入上的输出，所述第二NAND门的输出耦合到所述第一电压调节器的所述使能输入上，所述第一NAND门的第二输入耦合到OR门的输出上，所述第二NAND门的第二输入耦合到反相器的输出上，所述OR门的第一输入耦合到所述使能延迟电路的第二输入上，所述OR门的第二输入和所述反相器的输入耦合到所述使能延迟电路的第一输入上。
16.一种通过第一定序器生成用于控制第一电源电压的通电和断电的信号的方法，所述方法包括：
(a)监视第一电源电压的高目标阈值；
(b)如果所述第一电源电压超过所述高目标阈值且同时所述第一定序器的第一控制输入上的第一控制信号处于有效电平，则响应于所述高目标阈值电压的监视，在所述第一定序器的第一输出上产生第一输出信号的有效电平；
(c)监视所述第一电源电压的低目标阈值；
(d)如果在所述第一定序器的第二控制输入上的第二控制信号的无效电平期间所述第一电源电压小于所述低目标阈值，则响应于低目标阈值的监视，在所述第一定序器的第二输出上产生第二输出信号的无效电平；
(e)响应于所述第一控制信号的无效电平，产生所述第一输出信号的无效电平；以及(f)每当出现所述第二控制信号的无效电平时，锁存所述第一输出信号的电平。
17.根据权利要求16所述的方法，其进一步包括：
控制所述第一电源电压、第二电源电压和第三电源电压的通电；其中所述第一、第二和第三电源电压分别由第一、第二和第三电压调节器产生；并且步骤(a)-(f)由分别监视所述第一、第二和第三电源电压的第一、第二和第三定序器中的每一个执行；以及提供使能信号给所述第一电压调节器的使能输入并且提供所述第一定序器的所述第二控制信号，将所述第一定序器的所述第一输出信号耦合到所述第二电压调节器的使能输入上，以及将所述第二定序器的所述第一输出信号耦合到所述第三电压调节器的使能输入上。
18.根据权利要求17所述的方法，其中所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器，但是不是所述第一、第二和第三电源电压的断电序列中的第一定序器，其中所述断电序列中的第一定序器为所述通电序列中的第三定序器，所述方法包含：
提供具有第一输入、第二输入和耦合到所述第一电压调节器的使能输入上的输出的使能延迟电路；
将所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第二定序器的第一控制输入上，该第二定序器的输出驱动所述第二电压调节器的使能输入产生由所述断电序列中的第二定序器监视的电源电压，并且也将所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第二定序器的第二输入上；
将所述断电序列中的第二定序器的第二输出信号耦合到所述使能延迟电路的第一控制输入上，该使能延迟电路的第一输出驱动所述第一电压调节器的使能输入产生由所述断电序列中的第三定序器监视的电源电压；
将所述断电序列中的第二定序器的第二输出信号耦合到所述断电序列中的第三定序器的第二控制输入上；
将外部使能信号耦合到所述使能延迟电路的第二输入上并且也将其耦合到所述第二定序器的第一控制输入上，该第二定序器的第一输出耦合到产生由所述断电序列中的第一定序器监视的电源电压的所述电压调节器的使能输入；以及
将所述外部使能信号耦合到所述断电序列中的第一定序器的第二控制输入上。
19.根据权利要求17所述的方法，其中所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器并且也是所述第一、第二和第三电源电压的断电序列中的第一定序器，所述方法包含：
将所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第一定序器的第一控制输入上，该第一定序器的第一输出驱动所述第二电压调节器的使能输入产生由所述断电序列中的第二定序器监视的电源电压，并且也将所述断电序列中的第一定序器的第二输出信号耦合到所述断电序列中的第二定序器的第二输入上；
将所述断电序列中的第二定序器的第二输出信号耦合到所述断电序列中的第二定序器的第一控制输入上，该第二定序器的第一输出驱动所述第三电压调节器的使能输入产生由所述断电序列中的第三定序器监视的电源电压；
将所述断电序列中的第二定序器的第二输出信号耦合到所述断电序列中的第三定序器的第二控制输入上；以及
将外部使能信号耦合到所述第一电压调节器的使能输入上并且耦合到所述第一定序器的第二控制输入上。
20.根据权利要求17所述的方法，其中所述第一定序器是所述第一、第二和第三电源电压的通电序列中的第一定序器并且也是所述第一、第二和第三电源电压的断电序列中的第一定序器；所述方法包含：
将所述第一定序器的第二输出信号耦合到所述第一定序器的第一输出上并且耦合到所述第二定序器的第二控制输入上；
将所述第二定序器的第二输出信号耦合到所述第二定序器的第一输出上并且耦合到所述第三定序器的第二控制输入上；以及
将所述第三定序器的第二输出信号耦合到所述第三定序器的第一输出上。
21.一种产生用于控制第一电源电压的通电和断电的信号的电路，所述电路包括：
用于监视第一电源电压的高目标阈值的装置；
用于在所述第一电源电压超过所述高目标阈值且同时第一定序器的第一控制输入上的第一控制信号处于有效电平的情况下响应于所述高目标阈值电压的监视在所述第一定序器的第一输出上产生第一输出信号的有效电平的装置；
用于监视所述第一电源电压的低目标阈值的装置；
用于在所述第一定序器的第二控制输入上的第二控制信号的无效电平期间所述第一电源电压小于所述低目标阈值的情况下响应于低目标阈值的监视在所述第一定序器的第二输出上产生第二输出信号的无效电平的装置；
用于响应于所述第一控制信号的无效电平产生所述第一输出信号的无效电平的装置；
以及
用于每当出现所述第二控制信号的无效电平时锁存所述第一输出信号的电平的装置。
模拟电力定序器和方法
技术领域
[0001] 本发明一般涉及简单的单信道电力定序器，并且更具体地涉及简单模拟单信道电源电压定序器，其感测特定电源电压干线（即导线）的电压并相应地控制另一个电源电压干线的使能和禁用，并且其可与其他类似的电源电压定序器互联以建立使能和禁用期望数量的电源电压干线的各种期望序列。
背景技术
[0002] 在需要多个电源电压干线的特定通电和断电序列的应用中，电力工程师可能需要处理多个电源电压干线以实现由电源电压干线供电的设备的正确操作，或者以避免对它的某些电路元件的损伤。一般将多个电源电路干线连接到相应的电压调节器电路的输出，如低压差（LDO）电压调节器。
[0003] 用于提供通电和断电定序的理由是阻止特定的电源电压干线被同时通电和阻止特定的电源电压干线被同时断电。各种简单的常规电源电压定序器被称为“电压监视器”、“电压监督器”或“电压探测器”，如现有技术图1中所示的一种。易于购买的简单的单信道电压监视器等的示例包含Texas Instruments TPS3808和TPS386000以及Analog Devices ADM1085。
[0004] 用于定序相对大量的电源电压干线的更复杂的电源电压定序器也是可购买的。这种复杂的定序器一般包含数字处理电路系统，并且对用于仅少数电源电压干线需要定序的应用中是成本上不可接收的。此外，某些复杂的数字电源电压定序器包含状态机，这些状态机在某些条件如电气噪音和在电源电压被显著降低的时间间隔期间的存在下可能不是自动防故障装置（fail-safe）。（例如，电气噪音可能导致状态机内的状态寄存器改变状态，并且逻辑电路系统可能由于电气噪音而丢失其中的逻辑信息。）更复杂的可购买的电源电压定序器的示例包含Texas Instruments UCD90808-信道电源电压定序器和监视器、Linear Technology LTC2924四电源电压定序器以及Maxim MAX16050和MAX16051定序器电路。
[0005] 现有技术图1显示一般被称为“电压监视器”、“电压监督器”或“电压探测器”的种类的常规的简单电源电压控制电路。在图1中，第一电压调节器LDO#l的使能输入接收输入使能信号EN1并且响应于使能信号EN1生成调节输出电压VOUT1。电压调节器输出信号VOUT1被施加到“监督器IC电路”的输入，其在预定延迟之后生成另一个使能信号EN2。使能信号EN2被施加到第二电压调节器LDO#2的输入，其生成第二调节输出电压VOUT2。如图1显示的波形所示，通过监督器I/C电路的延迟导致VOUT2的通电相对于VOUT1被延迟。现有技术图1中的电力控制电路的用户可能将第一使能输入信号EN1从高状态转换到低状态，从而“禁用”VOUT1即“使VOUT1断电”。
[0006] 图1的简单电源电压控制或定序器电路的缺点是其不提供在中断电源VOUT1之前使VOUT2断电的能力，这在某些应用中可能是需要的。此外，现有技术图1的电源电压控制电路也不提供设置VOUT1被视为被断电时的VOUT1的阈值目标电压的百分数（例如，10％）的能力。
[0007] 因此，不存在用户在开始VOUT2的断电之前等待直到VOUT1下降至其10%阈值电平的能力。因此，如果用户在简单的电源电压定序系统中需要前述能力，用户必须提供附加的定制（并因此昂贵的）电路系统以便探测VOUT1的10％点并且然后生成EN2。
[0008] 因而，存在对廉价且简单的单信道定序器的未满足的需求，该单信道定序器可与其他类似的单信道定序器互联以提供多信道定序器，所述多信道定序器可分别为多个电源电压干线提供各种期望的通电序列和各种期望的断电序列。
[0009] 也存在对廉价且简单的模拟单信道定序器的未满足的需求，该模拟单信道定序器能够监视电源电压干线的预定高阈值电平和低阈值电平的出现。
[0010] 也存在对廉价且简单的单信道定序器的未满足的需求，该单信道定序器可与其他类似的单信道定序器互联以提供多信道定序器，所述多信道定序器能够监视相应的电源电压干线的预定高阈值电平和低阈值电平的出现，并因此分别为相应的电源电压干线提供各种期望的通电序列和各种期望的断电序列。
[0011] 也存在对廉价且简单的单信道定序器的未满足的需求，该单信道定序器可与其他类似的单信道定序器互联以提供只具有期望数目的信道的多信道定序器，从而避免利用包含比所需更多的信道的复杂数字多信道定序器的成本。
[0012] 也存在对廉价且简单的单信道定序器的未满足的需求，该单信道定序器不包含可能经受噪音诱导的逻辑误差的状态机。
发明内容
[0013] 在一个方面，提供一种廉价且简单的单信道定序器，其可与其他类似的单信道定序器互联以提供多信道定序器，所述多信道定序器可分别为多个电源电压干线提供各种期望的通电序列和各种期望的断电序列。
[0014] 在另一个方面中，提供一种廉价且简单的模拟单信道定序器，其能够监视电源电压干线的预定高阈值电平和低阈值电平的出现。
[0015] 在另一个方面，提供一种廉价且简单的单通路定序器，其可与其他类似的单信道定序器互联以提供多信道定序器，所述多信道定序器能够监视相应的电源电压干线的预定高阈值电平和低阈值电平的出现，并因此分别为相应的电源电压干线提供各种期望的通电序列和各种期望的断电序列。
[0016] 在另一个方面，提供一种廉价且简单的单通路定序器，其可与其他类似的单信道定序器互联以提供只具有期望数目的信道的多信道定序器，从而避免利用包含比所需更多的信道的复杂数字多信道定序器的成本。
[0017] 在另一个方面，提供一种廉价且简单的单通路定序器，其不包含可能经受噪音诱导的逻辑误差的状态机。
[0018] 一种示例性实施例提供了电源电压定序电路系统，其包含第一定序器（10-1），如果第一电源电压VOUT1超过高阈值V90%且同时控制信号EN_PG是有效的，则该第一定序器产生电源良好信号PG的有效电平，并且如果EN_PG是无效的，则该第一定序器产生PG的无效电平。当控制信号EN无效时，PG电平被锁存。如果VOUT1小于低阈值V10%且同时EN是无效的，则产生断电信号PD。当EN有效时，产生PD的有效电平。通过第一和第二定序器中每一个的PG的连接确定分别由第一定序器和相似的第二（10-2）和第三（10-3）定序器监视的电源电压VOUT1、VOUT2和VOUT3的通电序列，从而控制由下一个定序器监视的电源电压。根据预定断电算法，分别通过断电序列中的第一和第二定序器的PD与其他定序器的EN_PG输入和EN输入的连接确定期望的电源电压的断电序列。
[0019] 在一个实施例中，该电源电压定序电路系统包含用于比较高目标阈值（V90％）与第一电源电压（VOUT1）的第一电路系统（11）和用于比较低目标阈值（V10%）与第一电源电压（VOUT1）的第二电路系统（7）。如果第一电源电压（VOUT1）超过高目标阈值（V90％）且同时第一控制输入（EN_PG）上的第一控制信号（EN_PG）处于有效电平，则第一逻辑电路系统（39，24，22，2，50，29）响应于第一电路系统（11）的输出（18）在第一输出（PG）上产生第一输出信号（PG）的有效电平，第一逻辑电路系统（39，24，22，2，50，29）也可操作以便响应于第一控制信号（EN_PG）的无效电平产生第一输出信号（PG）的无效电平，第一逻辑电路系统（39，24，
22，2，50，29）也可操作以便当第二控制输入（EN）上的第二控制信号（EN）处于无效电平时锁存代表第一输出信号（PG）的逻辑电平。如果在第二控制信号（EN）的无效电平期间第一电源电压（VOUT1）小于低目标阈值（V10%），第二逻辑电路系统（30，23，4）响应于第二电路系统（7）的输出（17）在第二输出（PD）上产生第二输出信号（PD）的无效电平，第二逻辑电路系统（30，23，4）也可操作以便响应于第二控制信号（EN）的有效电平产生第二输出信号（PD）的有效电平。
22，2，50，29）也可操作以便当第二控制输入（EN）上的第二控制信号（EN）处于无效电平时锁存代表第一输出信号（PG）的逻辑电平。如果在第二控制信号（EN）的无效电平期间第一电源电压（VOUT1）小于低目标阈值（V10%），第二逻辑电路系统（30，23，4）响应于第二电路系统（7）的输出（17）在第二输出（PD）上产生第二输出信号（PD）的无效电平，第二逻辑电路系统（30，23，4）也可操作以便响应于第二控制信号（EN）的有效电平产生第二输出信号（PD）的有效电平。
[0020] 在一个示例性实施例中，第一电路系统（11）包含用于比较高目标阈值（V90%）与第一电源电压（VOUT1）的第一比较器电路（11），并且第二电路系统（7）包含用于比较低目标阈值（V10%）与第一电源电压（VOUT1）的第二比较器电路（7）。
[0021] 在一个实施例中，第一逻辑电路系统（39，24，22，2，50，29）包含具有耦合到第一比较器电路（11）的输出（18）上的第一输入的第一ORing电路（39），具有耦合到第二控制信号（EN）的第一输入（49）上和耦合到第一ORing电路（39）的第二输入上的输出（31）的第一ANDing电路（29），具有耦合到第一ORing电路（39）的输出（38）上的第一输入和耦合到第一控制信号（EN_PG）上的第二输入（35）以及代表耦合到第一ANDing电路（29）的第二输入（41）上的第一输出信号（PG）的输出（37）的第二ANDing电路（24）。第二逻辑电路系统（30，23，4）包含具有耦合到第二比较器电路（7）的输出（17）上的第一输入、耦合到第二控制信号（EN）上的第二输入以及代表第二输出信号（PD）的输出（20）的第二ORing电路（30）。
[0022] 在一个实施例中，第一晶体管（M40）具有耦合到第二ANDing电路（24）的输出（37）上的栅极、耦合到第一基准电压（VEE）上的源极和耦合到第一输出信号（PG）上的漏极。第二晶体管（M41）具有耦合到第二ORing电路（30）的输出（20）上的栅极、耦合到第一基准电压（VEE）上的源极和耦合到第二输出信号（PD）上的漏极。第一晶体管（M40）的栅极通过仅上升沿延迟电路（22）耦合到第二ORing电路（24）的输出（37）上。第二晶体管（M41）的栅极通过仅下降沿延迟电路（23）耦合到第二ORing电路（30）的输出（20）上。下拉晶体管（M3）具有耦合到第一基准电压（VEE）上的源极、耦合到第一ANDing电路（29）的第一输入（49）上的栅极和耦合到第一电源电压（VOUT1）上的漏极。
[0023] 在一个描述的实施例中，第一比较器电路（11）的第一（+）输入耦合到第一电源电压（VOUT1）的缩小比例表现形式（VPG_SENSE）上，第一比较器电路（11）的第二（-）输入耦合到代表第一电源电压（VOUT1）的目标值的上限百分数的第二基准电压（V2）上，第二比较器电路（7）的第一（+）输入耦合到第一电源电压（VOUT1）上，并且第二比较器电路（7）的第二（-）输入耦合到代表第一电源电压（VOUT1）的目标值的下限百分数的第三基准电压（VREF_PD）上。
[0024] 在一个实施例中，使能延迟电路（45）具有耦合到第二输出信号（PD）上的第一输入（EN_PG）、耦合以便接收外部使能信号（EN_EXT）的第二输入（SET）以及用于传导电压调节器使能信号（PG）的输出（46）。
[0025] 在一个实施例中，第一逻辑电路系统（39，24，22，2，50，29）包含耦合在第一比较器电路（11）的输出（18）与第一输出信号（PG）之间的第一电路路径中的第一延迟电路（22），其中第一延迟电路（22）选自包括仅上升沿延迟电路和仅下降沿延迟电路的群组。第二逻辑电路系统（30，23，4）包含耦合在第二比较器电路（7）的输出（17）与第二输出信号（PD）之间的第二电路路径中的第二延迟电路（23），其中第二延迟电路（23）选自包括仅上升沿延迟电路和仅下降沿延迟电路的群组。
[0026] 在一个实施例中，第一比较器电路（11）、第二比较器电路（7）、第一逻辑电路系统（39，24，22，2，50，29）和第二逻辑电路系统（30，23，4）被包括在用于监视第一电源电压（VOUT1）的第一定序器（10-1）中。电源电压定序电路系统（100-1，2，3）还包含第二（10-2）和第三（10-3）定序器，其每一个与第一定序器（10-1）中一样也包含第一比较器电路（11）、第二比较器电路（7）、第一逻辑电路系统（39，24，22，2，50，29）和第二逻辑电路系统（30，23，4）。第一（51-1）、第二（51-2）和第三（51-3）电压调节器中的每一个具有使能输入，第一电压调节器（51-1）的输出产生用于第一定序器（10-1）的第一电源电压（VOUT1），第二电压调节器（51-2）的输出产生由第二定序器（10-2）监视的第二电源电压（VOUT2），并且第三电压调节器（51-3）的输出产生由第三定序器（10-3）监视的第三电源电压（VOUT3）。第一定序器（10-1）的第一输出信号（PG1）耦合到第二电压调节器（51-2）的使能输入上，并且第二定序器（10-2）的第一输出信号（PG2）耦合到第三电压调节器（51-3）的使能输入上。
[0027] 在一个实施例中，第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器，并且也是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器。断电序列中的第一定序器的第二输出信号（PD）耦合到（a）一定序器（图8中的10-1）的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第二定序器监视的电源电压，并耦合到（b）断电序列中的第二定序器的第二输入（EN）上。断电序列中的第二定序器的第二输出信号（PD）耦合到一定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第三定序器监视的电源电压。断电序列中的第二定序器的第二输出信号（PD）也耦合到断电序列中的第三定序器的第二控制输入（EN）上。外部使能信号EN_EXT耦合到第一电压调节器（51-1）的使能输入上并且耦合到第一定序器（10-1）的第二控制输入（EN）上。
[0028] 在一个实施例中，第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器，但是不是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器。电源电压定序电路系统（100-1，3）包含具有第一输入（EN_PG）、第二输入（SET）和耦合到第一电压调节器（51-1）的使能输入上的输出（PG）的使能延迟电路（45）。断电序列中的第一定序器的第二输出信号（PD）耦合到一定序器（图3A中的的45，图5A中的10-1）的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第二定序器监视的电源电压，并且断电序列中的第一定序器的第二输出信号（PD）也耦合到断电序列中的第二定序器的第二输入（EN）上。断电序列中的第二定序器的第二输出（PD）耦合到一定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第三定序器监视的电源电压。断电序列中的第二定序器的第二输出信号（PD）耦合到断电序列中的第三定序器的第二控制输入（EN）上。外部使能信号（EN_EXT）耦合到使能延迟电路（45）的第二输入（SET）上，并且也耦合到所述定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）耦合到产生由断电序列中的第一定序器监视的电源电压（VOUT1、VOUT2或VOUT3）的电压调节器的使能输入上。外部使能信号（EN_EXT）耦合到断电序列中的第一定序器的第二控制输入（EN）上。
[0029] 在一个实施例中，第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器并且也是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器。第一定序器（10-1）的第二输出信号（PD1）耦合到第一定序器（10-1）的第一输出信号（PG1）上并且耦合到第二定序器（10-2）的第二控制信号（EN）上，第二定序器（10-2）的第二输出信号（PD2）耦合到第二定序器（10-2）的第一输出信号（PG2）上并且耦合到第三定序器（10-3）的第二控制信号（EN）上，并且第三定序器（10-3）的第二输出信号（PD3）耦合到第三定序器（10-3）的第一输出信号（PG3）上。
[0030] 在一个描述的实施例中，使能延迟电路（45）包含具有耦合到第二NAND门（58）的第一输入上的输出的第一NAND门（56），该第二NAND门具有耦合到第一NAND门（56）的第一输入上的输出，第二NAND门（58）的输出耦合到第一电压调节器（51-1）的使能输入上，第一NAND门（56）的第二输入耦合到OR门（55）的输出上，第二NAND门（58）的第二输入耦合到反相器（57）的输出上，OR门（55）的第一输入耦合到使能延迟电路（45）的第二输入（EN_PG）上，OR门（55）的第二输入和反相器（55）的输入耦合到使能延迟电路（45）的第一输入（SET）上。
[0031] 在一个实施例中，本发明提供一种通过第一定序器（10-1）生成用于控制第一电源电压（VOUT1）的通电和断电的信号的方法，所述方法包括：监视第一电源电压（VOUT1）的高目标阈值（V90％）；如果第一电源电压（VOUT1）超过高目标阈值（V90％）且同时第一定序器（10-1）的第一控制输入（EN_PG）上的第一控制信号（EN_PG）处于有效电平，则响应于高目标阈值电压（V90％）的监视，在第一定序器（10-1）的第一输出（PG）上产生第一输出信号（PG）的有效电平；监视第一电源电压（VOUT1）的低目标阈值（V10％）；如果在第一定序器（10-1）的第二控制输入（PG）上的第二控制信号（EN）的无效电平期间第一电源电压（VOUT1）小于低目标阈值（V10％），则响应于低目标阈值（V10％）的监视，在第一定序器（10-1）的第二输出（PD）上产生第二输出信号（PD）的无效电平；响应于第一控制信号（EN_PG）的无效电平，产生第一输出信号（PG）的无效电平；以及每当出现第二控制信号EN的无效电平时，锁存第一输出信号（PG）的电平。
[0032] 在一个实施例中，该方法进一步包含控制第一电源电压（VOUT1）、第二电源电压（VOUT2）和第三电源电压（VOUT3）的通电。第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压分别由第一（51-1）、第二（51-2）和第三（51-3）电压调节器产生。该方法进一步包含提供使能信号给第一电压调节器（51-1）的使能输入并且提供第一定序器（10-1）的第二控制信号（EN），将第一定序器（10-1）的第一输出信号（PG）耦合到第二电压调节器（51-2）的使能输入上，以及将第二定序器（10-2）的第一输出信号（PG）耦合到第三电压调节器（51-3）的使能输入上。
[0033] 在一个实施例中，其中第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器，但是不是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器，该方法包含提供具有第一输入（EN_PG）、第二输入（SET）和耦合到第一电压调节器（51-1）的使能输入上的输出（PG）的使能延迟电路（45）；将断电序列中的第一定序器的第二输出信号（PD）耦合到一定序器（图3A中的45，图5A中的10-1）的第一控制输入（EN_PG）上，该定序器的输出（PG）驱动电压调节器的使能输入产生由断电序列中的第二定序器监视的电源电压，并且也将断电序列中的第一定序器的第二输出信号（PD）耦合到断电序列中的第二定序器的第二输入（EN）上；将断电序列中的第二定序器的第二输出信号（PD）耦合到一定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第三定序器监视的电源电压；将断电序列中的第二定序器的第二输出信号（PD）耦合到断电序列中的第三定序器的第二控制输入（EN）上；将外部使能信号（EN_EXT）耦合到使能延迟电路（45）的第二输入（SET）上并且也耦合到所述定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）耦合到产生由断电序列中的第一定序器监视的电源电压（VOUT1、VOUT2或VOUT3）的电压调节器的使能输入上；以及将外部使能信号（EN_EXT）耦合到断电序列中的第一定序器的第二控制输入（EN）上。
[0034] 在一个实施例中，其中第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器并且也是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器，该方法包含将断电序列中的第一定序器的第二输出信号（PD）耦合到一定序器（图8中的10-1）的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第二定序器监视的电源电压，并且也将断电序列中的第一定序器的第二输出信号（PD）耦合到断电序列中的第二定序器的第二输入（EN）上；将断电序列中的第二定序器的第二输出信号（PD）耦合到一定序器的第一控制输入（EN_PG）上，该定序器的第一输出（PG）驱动电压调节器的使能输入产生由断电序列中的第三定序器监视的电源电压；将断电序列中的第二定序器的第二输出信号（PD）耦合到断电序列中的第三定序器的第二控制输入（EN）上；以及将外部使能信号EN_EXT耦合到第一电压调节器（51-1）的使能输入上并且耦合到第一定序器（10-1）的第二控制输入（EN）上。
[0035] 在一个实施例中，其中第一定序器（10-1）是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的通电序列中的第一定序器并且也是第一（VOUT1）、第二（VOUT2）和第三（VOUT3）电源电压的断电序列中的第一定序器，该方法包含将第一定序器（10-1）的第二输出信号（PD1）耦合到第一定序器（10-1）的第一输出（PG1）上并耦合到第二定序器（10-2）的第二控制输入（EN）上；将第二定序器（10-2）的第二输出信号（PD2）耦合到第二定序器（10-2）的第一输出（PG2）上并且耦合到第三定序器（10-3）的第二控制输入（EN）上；以及将第三定序器（10-3）的第二输出信号（PD3）耦合到第三定序器（10-3）的第一输出（PG3）上。
[0036] 在一个实施例中，该方法提供产生用于控制第一电源电压（VOUT1）的通电和断电的信号的电路（10），该电路包含：用于监视第一电源电压（VOUT1）的高目标阈值（V90％）的装置（11）；用于在第一电源电压（VOUT1）超过高目标阈值（V90％）且同时第一定序器（10-1）的第一控制输入（EN_PG）上的第一控制信号（EN_PG）处于有效电平的情况下响应于高目标阈值电压（V90％）的监视在第一定序器（10-1）的第一输出（PG）上产生第一输出信号（PG）的有效电平的装置（50，29，39，24，22，2，M40）；用于监视第一电源电压（VOUT1）的低目标阈值（V10％）的装置（7）；用于在第一定序器（10-1）的第二控制输入（PG）上的第二控制信号（EN）的无效电平期间第一电源电压（VOUT1）小于低目标阈值（V10％）的情况下响应于低目标阈值（V10％）的监视在第一定序器（10-1）的第二输出（PD）上产生第二输出信号（PD）的无效电平的装置（30，23，4，M41）；用于响应于第一控制信号（EN_PG）的无效电平产生第一输出信号（PG）的无效电平的装置（24，22，2，M40）；以及用于每当出现第二控制信号EN的无效电平时锁存第一输出信号（PG）的电平的装置（29，39，24，22）。附图说明
[0037] 图1是常规单信道电源电压定序器的框图和相关联的电压干线倾斜上升波形图。
[0038] 图2是本发明的单信道电源电压定序器的
[0039] 图3A是第一个三信道电源电压定序器的框图，其包含三个互联的图2的单信道电源电压定序器。
[0040] 图3B是图示说明图3A的三信道电源电压定序器的操作的时序图。
[0041] 图4A是第二个三信道电源电压定序器的框图，其包含三个互联的图2的单信道电源电压定序器。
[0042] 图4B是图示说明图4A的三信道电源电压定序器的操作的时序图。
[0043] 图5A是第三个三信道电源电压定序器的框图，其包含三个互联的图2的单信道电源电压定序器。
[0044] 图5B是图示说明图5A的三信道电源电压定序器的操作的时序图。
[0045] 图6是图3A和图5A中的使能延迟电路45的图表。
[0046] 图7是图示说明图6的使能延迟电路45如何能够与图2的单信道电源电压定序器集成到集成电路芯片中的框图。
[0047] 图8是第四个三信道电源电压定序器的框图，其包含三个互联的图2的单信道电源电压定序器。
具体实施方式
[0048] 所描述的实施例提供简单的单信道电源电压定序器，在下文中简称为“单信道定序器”，其能够管理电子系统中的一个或更多个电源电压干线。两个或更多个单信道电源电压定序器能够以多种方式互联以便提供各种多信道电源电压定序器系统，其提供各种通电（power-up）和断电（power-down）序列。
[0049] 图2显示单信道电源电压定序器10，其包含连接到低阈值VSENSE监视比较器7（在下文中称为“低阈值比较器7”）的（+）输入上的“VSENSE”输入导线12。导线12被连接到将要监视的电压调节器的输出电力干线上。低阈值比较器7的（-）输入通过导线15耦合到电阻器R3和R4之间的结合点上，R3和R4被串联连接在基准电压源V2的两个终端之间。电阻器R3和R4在导线15上产生断电基准电压VREF_PD。低阈值比较器17的输出通过导线17连接到OR门30的一个输入上，OR门30的另一个输入通过导线19连接到上拉电阻器R17的一个终端上，R17的另一个终端连接到VCC上。高有效“使能”输入信号EN被施加于导线19。使能信号EN使能单信道定序器10的“正常”机能。导线19也被连接到反相器50的输入上。OR门30的输出通过导线20连接到仅下降沿延迟电路23的输入上，仅下降沿延迟电路23的输出通过导线21连接到反相器4的输入上。反相器4的输出通过导线26连接
到N-沟道MOS晶体管41的栅极上，N-沟道MOS晶体管41的漏极连接到导线27上，并且
N-沟道MOS晶体管41的源极连接到低电源电压VEE上，该低电源电压可被接地。
到N-沟道MOS晶体管41的栅极上，N-沟道MOS晶体管41的漏极连接到导线27上，并且
N-沟道MOS晶体管41的源极连接到低电源电压VEE上，该低电源电压可被接地。
[0050] 电阻器R1连接在导线12和导线13之间，并且电阻器R0连接在导线13和VEE之间。导线12上的电压VSENSE被电阻器R1和R0划分以便在导线13上产生电压VPG-SENSE。导线13连接到高阈值VSENSE监视比较器11（在下文中称为“高阈值比较器11”）的（+）输入上。高阈值比较器11的（-）输入通过导线14连接到基准电压V2上。高阈值比较器11的输出通过导线18连接到OR门39的一个输入上。OR门39的另一个输入通过导线31连接到2-输入AND门29的输出上，2-输入AND门29的一个输入通过导线49连接到反相器50
的输出上。OR门39的输出38连接到2-输入AND门24的一个输入上，2-输入AND门24的
另一个输入通过导线35连接到上拉电阻器R18的一个终端上，上拉电阻器R18的另一个终端连接到VCC上。高有效“使能功率良好”或“使能PG”信号EN_PG被施加于导线35。AND门24的输出通过导线37连接到仅上升沿延迟电路22的一个输入上，仅上升沿延迟电路22的输出通过导线41连接到AND门29的另一个输入上并且连接到反相器2的输入上。反相器2的输出通过导线40连接到N-沟道MOS晶体管M40的栅极上，其中M40将其漏极连接
到导线43上并且将其源极连接到VEE上。单信道定序器10在导线43上产生高有效“电源良好”信号PG并且在导线27上产生高有效“进行中的断电”信号PD。
的输出上。OR门39的输出38连接到2-输入AND门24的一个输入上，2-输入AND门24的
另一个输入通过导线35连接到上拉电阻器R18的一个终端上，上拉电阻器R18的另一个终端连接到VCC上。高有效“使能功率良好”或“使能PG”信号EN_PG被施加于导线35。AND门24的输出通过导线37连接到仅上升沿延迟电路22的一个输入上，仅上升沿延迟电路22的输出通过导线41连接到AND门29的另一个输入上并且连接到反相器2的输入上。反相器2的输出通过导线40连接到N-沟道MOS晶体管M40的栅极上，其中M40将其漏极连接
到导线43上并且将其源极连接到VEE上。单信道定序器10在导线43上产生高有效“电源良好”信号PG并且在导线27上产生高有效“进行中的断电”信号PD。
[0051] 包含N-沟道MOS晶体管M3和电阻器R2的下拉电路连接在导线12和VEE之间。晶体管M3的栅极通过导线49连接到反相器50的输出上。晶体管M3的源极连接到VEE上并且其漏极连接到电阻器R2的一个终端上，电阻器R2的另一个终端连接到导线12上。图2中的晶体管M3和电阻器R2形成下拉电路，其可迅速地将被监视的电压调节器的输出拉向VEE。提供这种下拉电路是因为如果存在连接到VSENSE12上（即连接到电压调节器输出上）的大输出电容器，则倾斜下降操作花费非常长的时间。
[0052] 单信道定序器10能够确定电源电压干线12何时已被通电到其目标电压的预定百分数如90％。单信道定序器10也能够确定电源电压干线12何时已被断电到其目标电压的预定百分数如10％。考虑到这点，应注意到在图2中存在两个基本信号路径，一个路径通过高阈值比较器11到晶体管M40以便产生PG，而另一个路径通过低阈值比较器7到晶体管M41以便产生PD。
[0053] 单信道信号定序器10为由单信道定序器10监视的电压调节器输出电压VOUT建立高阈值电平V90％和低阈值电平V10%，高阈值电平V90％是目标稳定电压的90％，而低阈值电平V10％是目标稳定电压的10％。每个比较器输出驱动允许各种单信道定序器10的PG、PD、EN_PG和EN终端互联的逻辑电路系统以便提供各种稳定电压干线的通电和断电序列的各种不同组合。
[0054] 因此，对于上述EN和EN_PG输入信号中的每一个并且对于上述PG和PD输出信号中的每一个，“有效”电平或“高有效”电平是高逻辑电平，而“无效”电平或“低无效”电平是低逻辑电平。
[0055] 开路漏极输出PG（电力良好）是高有效信号，其指示由VSENSE导线12监视的电源电压干线高于V90％，即高于VSENSE的目标电压的90％，并且应该将其连接以便使能电压调节器如LDO等，接下来，如随后在图3A-5A和图8所述，在由多个单信道定序器10构成的多信道电源电压定序器中对该电压调节器的输出进行通电。（应当认识到，通常单信道定序器的通电链中最后的单信道定序器10的PG终端应该连接到系统控制器上，例如连接到微处理器等的RESET输入上以便当完成通电程序时告知微处理器）。开路漏极输出PD（进行中的断电）是高有效且低无效的信号，其指示在VSENSE电源干线导线12上监视的电源电压干线高于V10％，即高于其目标电压的10％，并且例如随后在图3A和图5A中所述，可将其连接到下一个单信道电源电压定序器10上。
[0056] 导线35上的输入信号EN_PG（使能PG）是高有效且低无效的信号，该信号不管高阈值比较器11的输出如何都超控PG信号。导线19上的使能输入信号EN是高有效的信号，其使能单信道定序器10的正常操作。
[0057] 无论何时用户或应用电路将低电平施加于单信道定序器10的EN_PG输入，其在导线41上无延迟地产生低电平，由此在反相器2的输出40上导致高电平。这接通晶体管M40，引起电力良好信号PG的低无效电平。
[0058] 如果导线19上的使能信号EN处于高电平，则因为EN超控比较器7的输出，断电进行信号PD是高的，正如OR门30用作负逻辑的AND门以便禁用或抑制PD的低无效电平，直到低EN值被施加于导线19。然后，OR门30用于将比较器7的输出传播到PD，并且如随后在图3B、4B、5B和8中描述的序列中，为了锁存操作，提供了反相器50和AND门29。当EN的下降沿出现时，只要PG是高的，反相器50和AND门29就进行操作以将PG信号保持在高电平上。如果包含单信道定序器10的应用电路（未显示）想要对由单信道定序器10的PG输出控制的电源电压干线进行“断电”，则该应用电路在导线19上产生低EN值。
[0059] 单信道定序器10具有开路漏极输出晶体管M40和M41，因此当它们被连接在一起时（如随后在图4A中描述的），该开路漏极连接作为有线OR电路进行操作。当用户应用想要导致断电序列时，例如随后在图4A中描述的，不使PG1生效，而仅使PD1生效。
[0060] 如先前提及的，图2中包含晶体管M3和电阻器R2的电路系统由反相器50的输出49驱动。包含晶体管M3的电路系统是下拉电路，其中电阻器R2用作限流电阻器。反相器50的输出连接到AND门29的栅极上，其导致下拉电路M3、R2加速断电操作，特别是如图3A-5A和图8所示在用户已将大量噪音滤波器或旁路电容等连接到VSENSE导线12上。（这种下拉电路M3，R3在某些情况下是期望的，但是不总是需要的）。上拉电阻器R17和R18使得更容易实施先前提及的有线OR连接，因为通常整个用户系统利用开路漏极晶体管输出，并且具有上拉电阻器R17和R18使得更容易使该系统中的其他集成电路与定序器10通信。
（然而，这是不必要的，并且应该使用推挽式逻辑输出替代开路漏极输出。同样，应该理解，除了图2所示的方式之外，能够以不同的方式建立比较器7和11的输入信号的逻辑电平定义）。
（然而，这是不必要的，并且应该使用推挽式逻辑输出替代开路漏极输出。同样，应该理解，除了图2所示的方式之外，能够以不同的方式建立比较器7和11的输入信号的逻辑电平定义）。
[0061] 图3A、图4A、图5A和图8显示三信道电源定序器的示例，每个定序器包括三个图2显示的单信道定序器10。
[0062] “多信道”定序器通常以预定或程序化的顺序发送“使能”信号以分别使能各种电压调节器，从而建立电压调节器的期望通电序列。然后，多信道定序器以相同的或不同的程序化的顺序终止电压调节器使能信号以分别“禁用”各种电压调节器，从而建立电压调节器的期望断电序列。
[0063] 例如，在通电程序中，三信道定序器可将第一使能信号发送给第一LDO并且等待其输出电压升高到其目标电压的90％。在第一LDO的输出升高到其目标电压的90％之后，三信道定序器将第二使能信号发送给第二LDO并且等待其输出电压升高到其目标电压的90％。在第二LDO的输出升高到其目标电压的90％之后，三信道定序器将第三使能信号发送给第三LDO并且等待其输出电压升高到其目标电压的90％，由此完成通电序列。
[0064] 然后，在断电程序中，三信道定序器可终止第一使能信号，即将“禁用”信号发送给前述三个LDO中的一个并且等待其输出电压降至其目标电压的10％。在该LDO的输出降至其目标电压的10％之后，三信道定序器将第二“禁用”信号发送给三个LDO中的另一个并且等待其输出电压下降。在该LDO的输出降至其目标电压的10％之后，三信道定序器将第三“禁用”信号发送给剩下的LDO并且等待其输出电压降至其目标电压的10％，由此完成断电序列。
[0065] 在随后描述的本发明的实施例中建立各种通电序列的各种定序器的连接可以被视为根据“一般通电序列规则”做出。同样，建立断电序列的连接可以被视为根据“一般断电序列规则”做出。在前述序列规则的每一个中，当其指示多信道定序器的特定单信道定序器将被“通电”时，这意味着将稳定电压（VOUT1、VOUT2等）施加于该特定单信道定序器的VSENSE输入的电压调节器（例如，图3A、图4A中的LDO#1、LDO#2等）是实际上被“通电”或“断电”的装置。应该注意，位于通电序列中的特殊点处的单信道定序器可位于相应的断电序列中的不同点处。
[0066] 根据上述“一般通电序列规则”，将被通电的第一电压调节器输出电压（例如，图3A、图4A、图5A和图8中的VOUT1、VOUT2或VOUT3）在“通电”序列期间被施加于第一定序器的VSENSE输入，将被通电的第二电压调节器输出电压（例如，VOUT1、VOUT2或VOUT3等）在“通电”序列期间被施加于第二定序器的VSENSE输入，并且对于将被包含在通电序列中的任何附加定序器依此类推。同样，根据“一般通电序列规则”，通电序列中的第一定序器的PG输出连接到向通电序列中的第二定序器供应稳定电压的电压调节器的使能（EN）输入上，通电序列中的第二定序器的PG输出也连接到向第三定序器供应稳定电压的电压调节器的EN输入上，并且对于将被包含在通电序列中的任何附加定序器依此类推。（通电序列的最后的定序器的PG输出可以连接到通过被通电的电力干线供应的系统的使能输入上。）
[0067] 应注意，前述“一般通电序列规则”适用于此处描述的本发明的所有实施例。
[0068] 根据上述“一般断电序列规则”，在上述通电序列中的第一定序器不是断电序列中的第一定序器的情况下，使能延迟电路（例如，随后在图3A和图5A中描述的使能延迟电路45）被用作通电序列中的一种“第零定序器”。使能延迟电路45的EN_PG输入被视为是“等价EN_PG输入”，并且使能延迟电路45的PG输出被视为是“等价PG输出”。（此处使用的术语“EN_PG输入”可能指的是定序器或使能延迟电路45的EN_PG输入，并且此处使用的术语“PG输出”可能指的是定序器或使能延迟电路45的PG输出。）
[0069] 此外，根据一般断电序列规则，断电序列中的第一定序器的PD输出耦合到定序器（或使能延迟电路45）的EN_PG输入上，该定序器的PG输出驱动电压调节器的使能输入（由一般通电序列规则确定）产生由断电序列中的第二定序器监视的电源电压。
[0070] 同样，根据一般断电序列规则，断电序列中的第一定序器的PD输出连接到断电序列中的第二定序器的EN输入上。
[0071] 断电序列中的第二定序器的PD输出耦合到定序器（或使能延迟电路45）的EN_PG输入上，该定序器的PG输出驱动电压调节器的使能输入产生由断电序列中的第三定序器监视的电源电压。
[0072] 断电序列中的第二定序器的PD输出也连接到断电序列中的第三定序器的EN输入上。
[0073] 如果存在第四定序器，则断电序列中的第三定序器的PD输出耦合到一定序器的EN_PG输入上，该定序器的PG输出驱动电压调节器的使能输入产生由断电序列中的第四定序器监视的电源电压，并且对于将被包含在断电序列中的任何附加定序器依此类推。亦即，断电序列中的第三定序器的PD输出也耦合到断电序列中的第四定序器的EN输入上。
[0074] 对于断电序列中的任何附加定序器重复前述模式。
[0075] 可不使用断电序列中的最后定序器的PD输出。然后，基于一般断电序列规则，通电序列中的最后定序器的EN_PG输入的连接是不重要的，并且可以连接到EN_EXT上。
[0076] 为了完成定序系统，需要用“一般混杂定序规则”补充前述“一般通电序列规则”和“一般断电序列规则”。根据该“一般混杂定序规则”，存在两种有条件的情形，其取决于断电序列中的第一定序器是否也是通电序列中的第一定序器。
[0077] 首先，如果通电序列中的第一定序器不是断电序列中的第一定序器，则外部使能信号EN_EXT（在随后描述的图3A、图4A、图5A和图8中显示）连接到上述使能延迟电路（例如，使能延迟电路45，其PG输出连接到通电序列中的第一电压调节器的使能输入上）的SET输入上。同样，EN_EXT连接到一定序器的EN_PG上，该定序器的PG输出驱动电压调节器的使能输入产生由断电序列中的第一定序器监视的电源电压，并且EN_EXT也连接到断电序列中的第一定序器的EN输入上。
[0078] 其次，如果通电序列中的第一定序器也是断电序列中的第一定序器，则EN_EXT连接到通电序列和断电序列中的第一电压调节器的使能输入上并且连接到断电序列中的第一定序器的EN输入上。（在这个情况下，不需要随后描述的使能延迟电路46。）
[0079] 应注意，前述的一般断电序列规则和前述的一般混杂定序规则适用于随后描述的图3A、图5A和图8的多信道定序器，但是不适用于随后描述的图4A中显示的多信道定序器100-2。
[0080] 图3A显示三信道定序器100-1，其包含标记为定序器#1的第一定序器10-1、标记为定序器#2的第二定序器10-2以及标记为定序器#3的第三定序器10-3，其每一个可能与图2中显示的定序器10是相同的。三信道定序器100-1提供由图3A中显示的VOUT1、VOUT2和VOUT3波形的简化表示图示的通电/断电序列。VOUT1、VOUT2和VOUT3的通电序列以该顺序出现，而断电序列以VOUT3、VOUT2、VOUT1的顺序出现。随后也描述分别与图4A、图5A和图8中显示的简化波形一致的其他通电/断电序列。定序器#1的PG和PD输出分别被称为PG1和PD1。类似地，由定序器#2的PG和PD输出产生的信号分别被称为PG2和PD2，并且由定序器#3的PG和PD输出产生的信号分别被称为PG3和PD3。
[0081] 定序器#1的VSENSE输入通过导线52-1连接以便接收在标记为LDO#1的第一电压调节器51-1的VOUT终端上生成的稳定输出电压VOUT1。相对大的电容C1耦合在VOUT1和地面或VEE之间。定序器#1的电力良好输出PG输出PG1连接到导线43-1上，其也通过上拉电阻耦合到VCC上。定序器#1的PD输出连接到导线27-1上，其通过另一上拉电阻耦合到VCC上。PG1也通过导线43-1连接以便向LDO#2的使能输入EN提供使能信号EN2。
[0082] LDO#1的使能EN输入通过导线46连接到使能延迟电路45的PG输出上，该使能延迟电路的细节在随后描述的图6中显示。使能延迟电路45的SET输入被连接以便接收外部使能信号EN_EXT。应注意，使能延迟电路45可具有图6显示的结构，并且能够以图7所示的方式集成到定序器#2中。
[0083] 定序器#2的VSENSE输入通过导线52-2连接以便接收在标记为LDO#2的第二电压调节器51-2的VOUT终端上生成的稳定输出电压VOUT2。相对大的电容C2耦合在VOUT2和地面或VEE之间。定序器#2的PG输出PG2连接到导线43-2上，其也通过上拉电阻耦合到VCC上。PG2也通过导线43-2连接以便向LDO#3的使能输入EN提供使能信号EN3。定序器#2的PD输出PD2连接到导线27-2上，其通过另一上拉电阻耦合到VCC上。定序器#2的PD2输出也通过导线27-2连接到使能延迟电路45的EN_PG输入上并且连接到定序器#1的EN输入上。
[0084] 类似地，定序器#3的VSENSE输入通过导线52-3连接以便接收在标记为LDO#3的第三电压调节器51-3的VOUT终端上生成的稳定输出电压VOUT3。相对大的电容C3耦合在VOUT3和地面或VEE之间。定序器#3的PG3输出在导线43-3上生成，其通过上拉电阻耦合到VCC上。定序器#3的PD3输出连接到导线27-3上，其通过另一上拉电阻耦合到VCC上。导线27-3也连接到定序器#2的EN输入和定序器#1的EN_PG输入上。定序器#3的EN输入被
连接以便接收外部使能信号EN_EXT。定序器#2的EN_PG输入被连接以便接收外部使能信号EN_EXT。同样，定序器#3的EN_PG输入可以连接到EN_EXT上。
连接以便接收外部使能信号EN_EXT。定序器#2的EN_PG输入被连接以便接收外部使能信号EN_EXT。同样，定序器#3的EN_PG输入可以连接到EN_EXT上。
[0085] 图3B显示图3A的三信道电源电压定序器100-1的通电/断电序列的波形，其被配置用于由图3A显示的VOUT1、VOUT2和VOUT3波形定义的上述定序。
[0086] 在图3B中，EN_EXT的上升沿导致EN1的上升沿出现，如箭头60所示，并且这使能或激活LDO#1。这导致VOUT1的上升沿出现，如箭头61所示。当VOUT1的上升沿超过其10％阈值电压V10％时（如VOUT1的上升沿上的较低水平斜线标记所示），这导致图3A中的定序器#1的低阈值比较器7（图2）并导致PD1升高，如箭头62所示。（VOUT1超过由电阻器R4和R3分减的V2的值，导致比较器7的输出上升，并且该高电平经过OR门30和延迟电路23，然后被反相器4反相，关闭晶体管M41并且允许外部上拉器件生成PD1的上升沿。）当VOUT1超过其90％阈值电压V90％时（如VOUT1的上升沿上面的上水平斜线标记所示），在由定序器#1的仅上升沿延迟电路22（图2）确定的适当延迟出现之后，这导致定序器#1的比较器11（图2）使PG2上升，如箭头63所示。（通过电阻器R1和R0按比例缩小的VOUT1的值超过比较器
11的（-）输入处的基准电压V2的值。比较器11的高输出经过OR门39和AND门24及延
迟电路11，并且被反相器2反相，因此关闭晶体管M40，并且外部上拉器件导致PG1的上升沿）。
11的（-）输入处的基准电压V2的值。比较器11的高输出经过OR门39和AND门24及延
迟电路11，并且被反相器2反相，因此关闭晶体管M40，并且外部上拉器件导致PG1的上升沿）。
[0087] 然后，PG1的上升沿使能LDO#2，并且如箭头64所示导致VOUT2开始上升。当VOUT2达到其V10％阈值电平时，定序器#2的比较器7导致PD2的上升沿，如箭头65所示。当VOUT2达到其V90％阈值电平时，定序器#2的比较器11导致定序器#2的晶体管M40关闭，因此，在定序器#2的仅上升沿延迟电路22导致的延迟之后，外部上拉器件（未显示）生成PG2的上升沿，如箭头66所示。
[0088] 然后，PG2的上升沿使能LDO#3，并且如箭头67所示，VOUT3开始上升。当VOUT3达到其V10％阈值电平时，定序器#3的比较器7导致PD3的上升沿，如箭头68所示。当VOUT3达到其V90％电平时，定序器#3的高阈值比较器11导致其晶体管M40关闭，因此，在由定序器#3的仅上升沿延迟电路22导致的延迟之后，生成PG3的上升沿，如箭头69所示。这完成了图3A显示的三定序器电路100-1的VOUT1、VOUT2、VOUT3通电序列。
[0089] 在由图3B中的波形所示断电序列中，EN_EXT的下降沿现在耦合到定序器#2的“使能PG”输入EN_PG上，并且如箭头70所示，这立即导致PG2的下降沿产生其低无效电平。这是因为EN_EXT变低导致定序器#2中的AND门24的输出变低，导致反相器2的输出变高，打开晶体管M40并因此生成PG2的下降沿。PG2的下降沿直接耦合到图3A中的LDO#3的使能输入上，导致其禁用调节器LDO#3。这导致VOUT1的上升沿出现，如箭头70所示。如箭头71所示，这开始VOUT3的下降沿。
[0090] 应注意，因为定序器#3的EN_PG输入和EN输入直接连接到EN_EXT上，所以定序器#3中的前述下拉电路（包含晶体管M3和电阻器R2（图2））进行操作以加速VOUT3的斜降。当VOUT3稍微降至其V90％电平时，这导致定序器#3中的高阈值比较器11的输出变低，引起OR门39和AND门24的输出上的低电平，并因此引起反相器2的输出上的高电平，其打开晶体管M40。如箭头73所示，当VOUT3完全降至其V10％电平时，低阈值比较器7改变状态，并且在由延迟电路23导致的延迟之后，导致PD3的下降沿出现。
[0091] 应注意，定序器#3的PD3输出直接连接到定序器#1的EN_PG输入上。这导致定序器#1的PG1输出下降，如箭头74所示。这禁用LDO#2，由此导致VOUT2下降，如箭头75所示。
[0092] 如前所述，一旦整个通电序列完成，通常存在需要开始整个系统操作的处理器等（未显示）。该处理器通常将接收来自图3A的示例中的定序器#3的PG输出PG3以便告知处理器何时已经开始断电序列。这是将EN_EXT连接到定序器#3的EN_PG输入上的一个理由。
[0093] 当图3B中的VOUT2已经完全降至其V10％电平时，在由延迟电路23导致的延迟之后，定序器#2的低阈值比较器7导致晶体管M41打开。这导致PD2的下降沿出现，如箭头76所示。
[0094] 由于PD2连接到使能延迟电路45的EN_PG输入上，因此PD2的下降沿导致EN1（图3A）的下降沿出现，如图3B中的箭头77所示。然后，EN1的下降沿禁用调节器LDO#1，由此导致VOUT1的下降沿出现，如箭头78所示。当VOUT1达到其V10％电平时，在由延迟电路23导致的延迟之后，定序器#1的低阈值比较器7导致其晶体管M41打开，因此导致PD1的下垂沿出现，如箭头79所示。这完成了图3A显示的系统的VOUT3、VOUT2、VOUT1断电序列。
[0095] 应注意，LDO#1在断电序列结束时仍然需要被使能，并且这是通过使能延迟电路45完成的。LDO#2需要被使能，直到在断电序列中LDO#3被关闭，并且这也通过使能延迟电路45来完成，以便在断电序列的最后阶段中保持LDO#1有效。
[0096] 图4A显示三信道定序器100-2，其提供由图4A中显示的简化VOUT1、VOUT2和VOUT3波形示出的通电/断电序列。VOUT1、VOUT2和VOUT3的通电序列以该顺序出现，而之后断电序列以与通电序列同样的顺序VOUT1、VOUT2、VOUT3出现。
[0097] 类似于图3A的定序器100-1，图4A的定序器100-2包含标记为定序器#1的第一定序器10-1、标记为定序器#2的第二定序器10-2和标记为定序器#3的第三定序器10-3，其每一个可以与图2中显示的定序器10相同。在三信道定序器100-2中，LDO#1的EN输入接收外部使能信号EN_EXT，该外部使能信号也施加于定序器#1的EN输入并且施加于定序器#3的EN_PG输入。LDO#1的输出VOUT1连接到定序器#1的VSENSE输入上。定序器#1的EN_PG输入连接到VCC上。定序器#1的PG和PD输出被连线进行OR运算（wireORed）并且连接到LDO#2的EN输入上和定序器#2的EN输入上，并且也通过电阻器耦合到VCC上。类似地，定序器#2的PG和PD输出被连线进行OR运算（wire ORed）并且连接到LDO#3的EN输入上和定序器#3的EN输入上，并且也通过电阻器耦合到VCC上。定序器#3的PG和PD输出被连线进行OR运算（wire ORed）并且通过电阻器耦合到VCC上。
[0098] 参考图4B，图4B中的三信道定序器100-2的断电序列VOUT1、VOUT2、VOUT3与先前描述的图3A的定序器100-1的断电序列本质上是相同的，尽管在图4B中省略了图3B中由箭头62、65和68所示步骤。这是因为在图4A中各种PG和PD输出被连线在一起进行OR运算
（wire ORed together）。然而，图4A中的三信道定序器100-2的断电序列VOUT1、VOUT2、VOUT3基本不同于图3A的定序器100-1的断电序列。
（wire ORed together）。然而，图4A中的三信道定序器100-2的断电序列VOUT1、VOUT2、VOUT3基本不同于图3A的定序器100-1的断电序列。
[0099] 仍然参考图4B，在断电序列期间，EN_EXT的下降沿禁用调节器LDO#1并因此导致VOUT1的下降沿出现，如箭头80所示，并且也将定序器#1设置成其断电模式。定序器#1不监视其断电状态中的VOUT1的V90％电平，而仅仅监视VOUT1的V10％电平。当VOUT1下降至其V10％电平时，这导致定序器#1的PD1的下降沿在由仅下降沿延迟电路23（图2）导致的延迟之后出现，如箭头81所示。
[0100] PG1的下降沿禁用调节器LDO#2并因此导致VOUT2的下降沿出现，如箭头82所示。当VOUT2下降至其V10％电平时，这导致定序器#2的PD2的下降沿在由仅下降沿延迟电路23（图2）导致的延迟之后出现，如箭头83所示。类似地，PG2的下降沿禁用调节器LDO#3并因此导致VOUT3的下降沿出现，如箭头84所示。当VOUT3下降至其V10％电平时，这导致定序器#3的PD3的下降沿在由仅下降沿延迟电路23（图2）导致的延迟之后出现，如箭头85所示。
这完成了图4A的定序器100-2的断电序列VOUT1、VOUT2、VOUT3。应注意，定序器100-2（参考图
4A和图4B描述）代表针对通电序列中的第一定序器也是断电序列中的第一定序器的情形的上述一般断电定序规则和一般混杂定序规则的例外情形。也应注意，随后描述的图8显示了针对通电序列中的第一定序器也是断电序列中的第一定序器的情形的不同定序器，其根据上述一般断电定序规则和一般混杂定序规则构造。
这完成了图4A的定序器100-2的断电序列VOUT1、VOUT2、VOUT3。应注意，定序器100-2（参考图
4A和图4B描述）代表针对通电序列中的第一定序器也是断电序列中的第一定序器的情形的上述一般断电定序规则和一般混杂定序规则的例外情形。也应注意，随后描述的图8显示了针对通电序列中的第一定序器也是断电序列中的第一定序器的情形的不同定序器，其根据上述一般断电定序规则和一般混杂定序规则构造。
[0101] 图5A显示三信道定序器100-3，其提供由图5A中显示的VOUT1、VOUT2和VOUT3波形的简化表示示出的通电/断电序列。具体地，对于图5A中的定序器100-3，通电序列VOUT1、VOUT2和VOUT3以该顺序出现，而和在断电序列以顺序VOUT2、VOUT1和VOUT3出现。（通常，图3A、图4A和图5A中的PG3被耦合以便通知微处理器或控制器完成了断电序列。）
[0102] 类似于图3A的定序器100-1，图5A的定序器100-3包含标记为定序器#1的第一定序器10-1、标记为定序器#2的第二定序器10-2和标记为定序器#3的第三定序器10-3，其每一个可能与图2中显示的定序器10是相同的。以与图3A相同的方式，LDO#1耦合到定序器#1上并且耦合到使能延迟电路45上。以与图3A相同的方式，LDO#2耦合到定序器#2上并且也耦合到定序器#1上，并且以与图3A相同的方式，LDO#3耦合到定序器#3上并且也耦合到定序器#2上。外部使能信号EN_EXT连接到三信道定序器100-3中的定序器#1的EN_PG输入、定序器#2的EN输入上并且也连接到图3A中的定序器#3的EN_PG输入上。同样，由图5A中的定序器#1生成的输出信号PD1连接到定序器#2的EN_PG输入和定序器#3的EN输入上。
[0103] 参考图5B，三信道定序器100-3的断电序列VOUT1、VOUT2、VOUT3与图3A的定序器100-1的前述断电序列基本相同。然而，图5A的三信道定序器100-3的断电序列VOUT2、VOUT1、VOUT3基本不同于图3A的定序器100-1的断电序列。
[0104] 具体地，为了开始三信道定序器100-3的VOUT2、VOUT1、VOUT3的断电序列，EN_EXT的下降沿直接耦合到定序器#1和#3的EN_PG输入上并且也耦合到定序器#2的EN输入上。使能延迟电路45进行操作以便维持该断电序列期间的某些条件。定序器#1在其EN_PG输入上接收EN_EXT，定序器#2在其EN输入上接收EN_EXT，并且定序器#3在其EN_PG输入上接收EN_EXT。在通电序列结束时，定序器#3的PG3可以耦合到外部处理器等上（未显示），以便通知处理器何时完成通电序列，从而恢复由VOUT1、VOUT2和VOUT3驱动的用户系统的操作是安全的。
[0105] 对于断电序列，第一步骤是断开LDO#2。这意味着必须将低EN_EXT值发送给定序器#1的EN_PG输入以导致其产生低PG1值。这禁用LDO#2，导致VOUT2斜降。定序器#2在其EN输入上接收EN_EXT并且在VOUT2下降至其V10％电平之前进入其断电模式，由此导致PD2的下垂沿出现并且被反馈给使能延迟电路45的EN_PG输入和定序器#1的EN输入。因此，PD2的下垂沿将定序器#1设置到其断电模式并且也导致使能延迟电路45禁用LDO#1。LDO#1的禁用导致VOUT1斜降。定序器#1监视VOUT1的V10％电平并且在VOUT1下降至其V10％电平时产生PD1的下降沿。这导致PG2禁用LDO#3。施加于定序器#2的EN_PG输入的PD1的下垂沿导致PG2的下垂沿出现，从而LDO#3被禁用。这导致VOUT3斜降。定序器#3的EN输入上的PD1的下降沿导致它进入其断电模式，同时VOUT3斜降。当VOUT3下降至其V10％电平时，这导致PD3的下降沿出现，其完成断电序列的解释。
[0106] 在图5B中图示说明三信道定序器100-3的前述断电操作，其中施加于定序器#1的EN_PG输入的EN_EXT的下垂沿立即导致PG1的负沿出现，如箭头90所示。这禁用调节器LDO#2，其进而导致VOUT2开始斜降，如箭头91所示。然后，当VOUT2到达其V10％电平时，这导致PD2的下降沿出现，如箭头92所示。
[0107] PD2的下降沿导致使能延迟电路45生成EN1的下降沿，如箭头93所示。EN1的下降沿禁用调节器LDO#1并由此导致VOUT1的向下斜降沿出现，如箭头94所示。当达到VOUT1的V10％电平时，低阈值比较器7导致PD1的下降沿在由仅下降沿延迟电路23（图2）导致的延迟之后出现，如箭头95所示且如先前参考图3A所描述。施加于定序器#2的EN_PG输入的PD1的下降沿导致PG2的下降沿出现，如箭头96所示。PG2的下降沿禁用调节器LDO#3，由此导致VOUT3的下降沿出现，如箭头97所示。当VOUT3的下降沿达到其V10％电平时，这导致低阈值比较器11在由延迟电路22导致的延迟之后关闭晶体管M40。这导致PD3的下降沿出现，如箭头98所示。这完成图5A中显示的三信道定序器100-3中的断电序列VOUT2、VOUT1、VOUT3。
[0108] 通电序列中的最后定序器的PG（前述示例中的PG3）是不重要的，并且可以连接到系统使能输入上或连接到处理器的输入上。然而，通常最好将通电序列中的该最后定序器的EN_PG连接到EN_EXT上。
[0109] 应注意，如果图2的EN单信道10处于高电平，即在正常的操作期间，则PD是高的，并且OR门30“遮掩”或“禁用”PD直到施加低的EN值。如果应用电路（未显示）想要将VSENSE断电，则它生成低的EN值，并且OR门30用作缓冲器（即作为负逻辑的AND门）。图4A的多信道定序器100-2中和图5A的多信道定序器100-3中的反相器50和AND门29进行操作以保持PG信号有效且同时EN是低的。
[0110] 图3A、图5A和图8的三信道定序器100-1、100-3和100-4中显示的连接分别是提供生成不同的稍微“随机的”通电和断电序列的电源电压定序器的一般途径的示例，其并不限于所显示的三信道定序器。可通过增加电源电压干线或信道即电源电压调节器的数目来实现更复杂的通电和断电定序。可做出各种三信道电源电压定序器之间的适当连接，以便提供多个电源电压干线或信道的其他各种期望断电序列。
[0111] 图6显示先前提到的使能延迟电路45的一种实施方式，其包含两个交叉耦合的NAND门56和58、OR门55以及反相器57。NAND门58的一个输入连接到反相器57的输出上。NAND门56的一个输入连接到OR门55的输出上。NAND门56的另一个输入连接到
NANDA门58的输出上，在其上生成信号PG。使能延迟电路45的第一输入被标记为SET并连接到OR门55的一个输入上，并且连接到反相器57的输入上。使能延迟电路45的第二输入是标记为EN_PG的低有效逻辑输入信号并且连接到OR门55的另一个输入上。交叉耦合的NAND门56和58形成基本锁存电路，在图3A和图5A的示例中，响应于施加于使能延迟电路45的SET输入的EN_EXT的高电平，该基本锁存电路被置位。响应于SET输入上的两个EN_EXT的低电平和施加于使能延迟电路45的EN_PG输入的多信道定序器中的一个单信道定序器10的PD输出的低电平，该基本锁存电路被复位。
NANDA门58的输出上，在其上生成信号PG。使能延迟电路45的第一输入被标记为SET并连接到OR门55的一个输入上，并且连接到反相器57的输入上。使能延迟电路45的第二输入是标记为EN_PG的低有效逻辑输入信号并且连接到OR门55的另一个输入上。交叉耦合的NAND门56和58形成基本锁存电路，在图3A和图5A的示例中，响应于施加于使能延迟电路45的SET输入的EN_EXT的高电平，该基本锁存电路被置位。响应于SET输入上的两个EN_EXT的低电平和施加于使能延迟电路45的EN_PG输入的多信道定序器中的一个单信道定序器10的PD输出的低电平，该基本锁存电路被复位。
[0112] 图7示出图6的使能延迟电路45如何能够被集成到与图2的单信道定序器10一样的集成电路芯片中。图6中显示的使能延迟电路45被简单地包含在单信道定序器10中并具有附加输出终端，使能延迟电路45的PG输出通过该附加输出终端施加于LDO使能信号上。外部信号EN_EXT耦合到使能延迟电路45的SET输入上。如图所示，使能延迟电路45的EN_PG输入在内部连接到单信道定序器10的PD输出上。
[0113] 图8显示另一个三信道定序器100-4，其提供由其中显示的简化VOUT1、VOUT2和VOUT3波形示出的通电/断电序列。与在图4A中一样，通电序列VOUT1、VOUT2和VOUT3以该顺序出现，并且之后断电序列以与通电序列一样的顺序VOUT1、VOUT2、VOUT3出现。定序器100-4包含标记为定序器#1的第一定序器10-1、标记为定序器#2的第二定序器10-2和标记为定序器#3的第三定序器10-3，其每一个可能与图2中显示的定序器10是相同的。LDO#1的EN输入接收外部使能信号EN_EXT，该外部使能信号也被施加于定序器#1的EN输入。LDO#1的输出VOUT1连接到定序器#1的VSENSE输入上。定序器#1的PG和PD输出不像在图4A中那样连接在一起或连线在一起进行OR运算，且定序器#2和定序器#3同样如此。定序器#1、#2和#3的PG和PD输出各自通过相应的电阻器连接到VCC上。定序器#1的EN_PG输入连接到PD1上，其也通过电阻器连接到VCC上。类似地，定序器#2的EN_PG输入连接到PD2上。
定序器#3的EN_PG输入连接到EN_EXT上。定序器#1的EN_PG输入也连接到定序器#2的
EN输入上。类似地，定序器#2的EN_PG输入也连接到定序器#3的EN输入上。
定序器#3的EN_PG输入连接到EN_EXT上。定序器#1的EN_PG输入也连接到定序器#2的
EN输入上。类似地，定序器#2的EN_PG输入也连接到定序器#3的EN输入上。
[0114] 可根据上面解释的一般通电序列规则和一般断电序列规则来构造图8中的多信道定序器100-4。与在图4A的多信道定序器100-2中一样，不使用使能延迟电路。EN_EXT直接连接到调节器#1的使能输入上，并且也连接到第一定序器#1的EN输入上。
[0115] 所描述的实施例提供了廉价且简单的单信道定序器，其可与其他类似的单信道定序器互联以提供具有多个电源电压干线的各种期望通电序列和各种期望断电序列的多信道定序器，并且提供电源电压干线的预定高阈值电平和低阈值电平的出现的监视。所描述的实施例避免了利用能够监视比需要的电压干线更多的电压干线的复杂数字多信道定序器的成本。另一个优势是避免由环境电气噪音转换的状态机内的寄存器导致的问题。所描述的实施例可返回到其先前状态，甚至尽管存在大的环境噪音信号，因为除了在使能延迟电路45中之外，不存储逻辑状态，并且使能电路45中的故障导致定序器系统停止而不是继续错误地操作。
[0116] 当然，可做出各种修改。例如，描述了单干线和几个三干线实施例，但是本发明不限于这些实施例。各种信号如EN的逻辑极性可能与所描述的实施例中的极性相反。可通过利用内部集成的不同的反馈电阻器来共享比较器7和11的VSENSE输入。取决于耦合在比较器输出和输出晶体管M40及M41之间的逻辑电路系统，可颠倒比较器输出的极性。尽管本文公开了各种AND门、NAND门和OR门，但应该理解，经过定义，本文使用的术语“ORing门”意欲包含OR门或NOR门，并且本文使用的术语“ANDing”门倾向于包含AND门或NAND门。
[0117] 本公开涉及的领域的技术人员应该明白，可对描述的实施例作出很多其他的修改，并且在不脱离要求保护的发明的范围的情况下可实施很多其他实施例。
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