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RRAM电路以及RRAM行形成的方法

阅读：510发布：2024-02-08

专利汇可以提供RRAM电路以及RRAM行形成的方法专利检索，专利查询，专利分析的服务。并且本公开的实施例涉及一种RRAM 电路以及相关的方法，该电路包括被配置为改善RRAM单元的形成时间的电流限制元件。在一些实施例中，RRAM电路具有其中具有多个RRAM器件的RRAM阵列。位线解码器被配置为向与RRAM阵列的行中的多个RRAM器件中的两个或更多个连接的多根位线同时施加形成信号。电流限制元件被配置为在形成RRAM器件内的导电细丝的形成操作期间同时将多根位线上的电流限制在形成值以下。通过在形成操作期间限制位线上的电流，可以同时将形成信号施加到多个RRAM器件，同时保持相对低的总功耗，从而允许快速执行形成操作。，下面是RRAM电路以及RRAM行形成的方法专利的具体信息内容。

权利要求

1.一种电阻式随机存取存储器RRAM电路，包括：
多个RRAM单元，其中，每个RRAM单元分别包括RRAM器件；
位线解码器，被配置为向与所述多个RRAM单元中的两个或更多个连接的多根位线同时施加形成信号；以及
电流限制元件，被配置为在形成所述RRAM器件内的初始导电细丝的形成操作期间，将所述多根位线上的电流值同时限制为低于形成所述初始导电细丝的电流值。
2.根据权利要求1所述的RRAM电路，还包括：
控制单元，被配置为操作所述电流限制元件以同时限制所述多根位线上的所述电流，以及操作所述位线解码器以将所述形成信号施加到所述多根位线。
3.根据权利要求1所述的RRAM电路，
其中，所述位线解码器被配置为在所述形成操作期间将形成电压施加到所述多根位线并且在写入操作期间将写入电压施加到所述多根位线中的一根或多根；以及其中，所述写入电压小于所述形成电压。
4.根据权利要求1所述的RRAM电路，其中，所述电流限制元件包括：多个晶体管器件，每个晶体管器件分别具有可操作地连接至所述多根位线中的一根的源极端。
5.根据权利要求4所述的RRAM电路，还包括：
二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；以及
电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。
6.根据权利要求1所述的RRAM电路，还包括：
一个或多个附加的电流限制元件，被配置为在写入操作期间独立地限制所述多根位线中的一根上的电流。
7.根据权利要求1所述的RRAM电路，其中，所述多个RRAM单元的每一个均包括RRAM器件和存取晶体管，所述RRAM器件包括连接至所述多根位线中的一根的第一电极和通过所述存取晶体管连接至多根源极线中的一根的第二电极。
8.根据权利要求7所述的RRAM电路，其中，所述电流限制元件包括：
多个晶体管器件，每个晶体管器件分别包括连接至所述多根源极线中的一根的源极端；
二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；以及
电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。
9.根据权利要求7所述的RRAM电路，还包括：
感测电路，被配置为在所述形成操作期间可操作地从所述多根位线断开，并且在读取操作期间可操作地连接至所述多根位线。
10.一种电阻式随机存取存储器RRAM电路，包括：
多个RRAM单元，其中，每个RRAM单元均包括RRAM器件和存取晶体管，所述RRAM器件包括连接至多根位线中的一根的第一电极和通过所述存取晶体管连接至多根源极线中的一根的第二电极；
位线解码器，被配置为在形成所述RRAM器件内的初始导电细丝的形成操作期间将形成信号同时施加到与所述多个RRAM单元中的两个或更多个连接的多根位线；以及电流限制元件，被配置为将所述多根位线上的电流的电流值限制为在所述形成操作期间比在写入操作期间小。
11.根据权利要求10所述的RRAM电路，
其中，所述位线解码器被配置为在所述形成操作期间将形成电压施加到多根位线并且在所述写入操作期间将写入电压施加到所述多根位线中的一根或多根；以及其中，所述写入电压小于所述形成电压。
12.根据权利要求10所述的RRAM电路，其中，所述电流限制元件包括：
多个晶体管器件，其中，每个晶体管器件分别包括连接至所述多根源极线中的一根的源极端；
二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；以及
电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。
13.根据权利要求12所述的RRAM电路，还包括
控制单元，被配置为在形成处理期间操作所述电流源以输出第一参考电流，并且在读取操作和写入操作期间输出第二参考电流。
14.根据权利要求10所述的RRAM电路，还包括：
感测电路，被配置为在所述形成操作期间可操作地从所述多根位线处断开，并且在读取操作期间可操作地连接至所述多根位线。
15.根据权利要求10所述的RRAM电路，还包括：
一个或多个附加的电流限制元件，被配置为在写入操作期间独立地限制所述多根位线中的一根上的电流。
16.一种对RRAM电路执行形成操作的方法，包括：
激活可操作地连接至RRAM阵列内的RRAM单元行的字线；
向连接至所述RRAM单元行内的多个RRAM单元的多根位线同时施加形成信号，以执行在所述多个RRAM单元内形成初始导电细丝的形成操作；以及
在形成操作期间将所述多根位线上的电流值同时限制在低于形成所述初始导电细丝的电流值。
17.根据权利要求16所述的方法，还包括：
将包括形成电压的所述形成信号施加到所述多根位线，其中，所述多个RRAM单元的每一个均包括RRAM器件和存取晶体管，所述RRAM器件的第一电极连接至所述多根位线中的一根；以及
将小于所述形成电压的第二电压施加到多根源极线，其中，所述RRAM器件的第二电极通过所述存取晶体管连接至所述多根源极线中的一根。
18.根据权利要求17所述的方法，还包括：
在所述形成操作期间可操作地将感测电路从所述多根位线处断开。
19.根据权利要求17所述的方法，还包括：
将所述形成电压同时施加到所述RRAM阵列的所有位线。

说明书全文

RRAM电路以及RRAM行形成的方法

[0001] 相关申请的交叉引用

[0002] 本申请要求于2015年11月16日提交的美国临时申请第62/255,733号的优先权，其全部内容结合于此作为参考。

技术领域

[0003] 本发明的实施例总体涉及半导体领域，更具体地，涉及电阻式随机存取存储器(RRAM)电路及其相关形成方法。

背景技术

[0004] 许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在其被供电时存储数据，而非易失性存储器能够在掉电时存储数据。电阻式随机存取存储器(RRAM)是下一代非易失性存储器技术的一个有前景的候选者。RRAM结构简单、占用单元面积小、切换电压低、切换时间短并且与CMOS制造工艺兼容。

发明内容

[0005] 根据本发明的一个方面，提供了一种电阻式随机存取存储器(RRAM)电路，包括：多个RRAM单元，其中，每个RRAM单元分别包括RRAM器件；位线解码器，被配置为向与所述多个RRAM单元中的两个或更多个连接的多根位线同时施加形成信号；以及电流限制元件，被配置为在形成所述RRAM器件内的初始导电细丝的形成操作期间，将所述多根位线上的电流同时限制为低于形成值。

[0006] 根据本发明的另一方面，提供了一种电阻式随机存取存储器(RRAM)电路，包括：多个RRAM单元，其中，每个RRAM单元分别包括连接至位线的第一电极和通过存取晶体管连接至源极线的第二电极；位线解码器，被配置为在形成操作期间将形成信号同时施加到与所述多个RRAM单元中的两个或更多个连接的多根位线；以及电流限制元件，被配置为将所述多根位线上的电流的电流值限制为在所述形成操作期间比在写入操作期间小。

[0007] 根据本发明的又一方面，提供了一种对RRAM电路执行形成操作的方法，包括：激活可操作地连接至RRAM阵列内的RRAM单元行的字线；向连接至所述RRAM单元行内的多个RRAM单元的多根位线同时施加形成信号，以执行在所述多个RRAM单元内形成初始导电细丝的形成操作；以及在形成操作期间将所述多根位线上的电流同时限制在低于形成值。附图说明

[0008] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个组件未按比例绘制。实际上，为了清楚的讨论，各种组件的尺寸可以被任意增大或减小。

[0009] 图1示出了包括被配置为改善形成时间的电流限制元件的电阻式随机存取存储器(RRAM)电路的框图的一些实施例。

[0010] 图2示出了RRAM电路的框图的一些附加实施例，RRAM电路包括被配置为改善形成时间的电流限制元件。

[0011] 图3示出了RRAM电路的框图的一些附加实施例，RRAM电路包括被配置为改善形成时间的电流限制元件。

[0012] 图4A至4B示出了RRAM单元的横截面和示意图的一些实施例。

[0013] 图5示出了RRAM电路的框图的一些附加实施例，RRAM电路包括被配置为改善形成时间的电流限制元件。

[0014] 图6A至6B示出了操作具有所公开的电流限制元件的RRAM电路的方法的一些实施例的框图和时序图。

[0015] 图7示出了对RRAM电路执行形成操作的方法的一些实施例的流程图。

具体实施方式

[0016] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二组件上方或者上形成第一组件可以包括第一组件和第二组件以直接接触的方式形成的实施例，并且也可以包括在第一组件和第二组件之间可以形成附加的组件，从而使得第一组件和第二组件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0017] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或组件与另一个(或另一些)元件或组件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0018] 电阻式随机存取存储器(RRAM)器件通常包括在设置在后段制程(BEOL)金属化堆叠件内的导电电极之间布置的高k介电材料层。RRAM器件被配置为基于电阻状态之间的可逆切换的过程来工作。通过选择性地形成穿过高k介电材料层的导电细丝来实现这种可逆切换。例如，通常是绝缘的高k介电材料层可以通过在导电电极两端施加电压以形成延伸穿过高k介电材料层的导电细丝而导电。具有第一(例如，高)电阻状态的RRAM单元对应于第一数据值(例如，逻辑‘0’)而具有第二(例如，低)电阻状态的RRAM单元对应于第二数据值(例如，逻辑‘1’)。

[0019] 在RRAM器件可用于存储数据之前，对RRAM阵列内的RRAM单元执行初始形成工艺。初始形成工艺在高k介电材料层内形成导电细丝。因为对整个RRAM阵列执行初始形成操作，所以如果通过将形成电压/电流逐一施加到RRAM单元来完成此操作，则可能是耗时的过程。
或者，如果同时对RRAM阵列的多列中的RRAM单元执行形成操作，则可消耗大电流，由于集成电路内的限制，大电流可能不能同时提供到多个列。例如，向多个列提供大的形成电流可能需要消耗集成芯片上的大空间的大传输门晶体管，而各RRAM单元和/或各位线之间的非均匀性可能导致较小的形成电流而不能对每个RRAM单元提供足够的电流以有效地形成导电细丝。

[0020] 本公开涉及一种电阻式随机存取存储器(RRAM)电路以及相关的方法。该电路包括被配置为通过限制多根位线上的电流来改善RRAM阵列的形成时间的电流限制元件，从而允许形成操作同时发生在连接至所述多根位线的RRAM器件上。在一些实施例中，RRAM电路包括具有多个RRAM器件的RRAM阵列。位线解码器被配置为向与RRAM阵列的一行中的多个RRAM器件中的两个或更多个连接的多根位线同时施加形成信号。电流限制元件被配置为在形成RRAM器件内的导电细丝的形成操作期间同时将多根位线上的形成信号的电流限制为低于形成值。通过在形成操作期间限制位线上的电流，可以同时将形成信号施加到多个RRAM器件，同时保持相对低的总电流消耗，从而允许快速并且以良好的一致性执行形成操作。

[0021] 图1示出了包括被配置为改善形成时间的电流限制元件的电阻式随机存取存储器(RRAM)电路100的框图的一些实施例。

[0022] RRAM电路100包括设置在集成芯片内的多个RRAM单元1041，1至104m，n。多个RRAM单元1041，1至104m，n分别包括具有可切换电阻状态的RRAM器件。RRAM单元1041，1至104m，n布置在包括行和/或列的RRAM阵列102内。RRAM阵列102的一行内的RRAM单元(例如，1041，1至1041，n)可操作地连接至字线WL1至WLm中的一根，而RRAM阵列102的一列内的RRAM单元(例如，1041，1至104m，1)可操作地连接至位线BL1至BLn中的一根。例如，RRAM单元1041，1连接至位线BL1和字线WL1，而RRAM单元1042，3连接至位线BL3和字线WL2。这使得多个RRAM单元1041，1至104m，n分别与由字线和位线的交叉点所定义的地址相关联。在一些实施例中，每个RRAM地址都可以链接到包括RRAM电路100的集成芯片上的分配的数据输入/输出引脚。

[0023] RRAM阵列102连接至支持电路，支持电路被配置成从多个RRAM单元1041，1至104m，n读取数据和/或向多个RRAM单元1041，1至104m，n写入电子数据。在一些实施例中，支持电路包括位线解码器106和字线解码器108。位线解码器106被配置为基于接收到的地址SADDR选择性地将信号(例如，电流和/或电压)施加到多根位线BL1至BLn的一根或多根。字线解码器108被配置为基于接收到的地址SADDR选择性地向多根字线WL1至WLm中的一根或多根施加信号(例如，电流和/或电压)。

[0024] RRAM阵列102的位线BL1至BLn也可操作地连接至感测电路110和电流限制元件112。感测电路110被配置为感测多个RRAM单元1041，1至104m，n的选定的一个的数据状态。例如，为了从RRAM单元1041，1读取数据，字线解码器104和位线解码器106将信号(例如，电压)选择性地施加到RRAM单元1041，1，这使得感测电路110接收具有取决于RRAM单元1041，1的数据状态的值的信号(例如，电压)。感测电路110被配置为感测此信号并且基于该信号来确定RRAM单元1041，1的数据状态(例如，通过将电压与参考电压进行比较)。

[0025] 电流限制元件112被配置为在形成操作(即，在RRAM器件内初始形成导电细丝)期间选择性地限制多根位线BL1至BLn中的多根(例如，全部)位线上的电流。在一些实施例中，电流限制元件112可以通过多根位线BL1至BLn连接至多个RRAM单元1041，1至104m,n。在其他实施例中，电流限制元件112可以通过源极线(如图3所示)连接至多个RRAM单元1041，1至104m，n。

[0026] 在一些实施例中，电流限制元件112可将多根位线BL1至BLn上的电流限制为低于形成值(例如，比在写入操作(置位或复位操作)期间使用的电流要小的预定值)。在一些实施例中，电流限制元件112可以被配置为在形成操作期间限制多根位线BL1至BLn上的电流，而不限制在读取操作或写入操作期间多根位线BL1至BLn上的电流。通过使用电流限制元件112来限制在形成操作期间位线上的电流，可以同时将形成信号施加到多根位线BL1至BLn(例如，施加到在行内的所有RRAM单元1041，1至104m，n)，同时消耗相对较低的总电流。这允许快速和准确地执行形成操作。

[0027] 图2示出了RRAM电路200的框图的一些附加实施例，RRAM电路包括被配置为改善形成时间的电流限制元件。

[0028] RRAM电路200包括可操作地连接至多根位线BL1至BLn的电流限制元件202。在一些实施例中，电流限制元件202包括多个电流限制组件204a至204n，每个电流限制组件分别连接至多根位线BL1至BLn中的一根。电流限制组件204a至204n被配置为将在多根位线BL1至BLn中的相应一根上的电流限制为低于形成值。在一些实施例中。形成值可以具有在大约1μA至大约5μA之间的范围内的值。在其他实施例中，形成值可以具有其他值。

[0029] 感测电路206被配置为确定RRAM阵列102内的RRAM单元1041，1至104m，n内的数据状态。在一些实施例中，感测电路206通过电流限制元件与RRAM阵列102分离。在其他实施例中，感测电路206可以通过位线解码器106与RRAM阵列102分离。在一些实施例中，感测电路206可以包括数据选择器208和感测放大器210。在读取操作期间，数据选择器208被配置为从多根位线BL1至BLn中的一根或多根接收信号且选择性地将信号提供到感测放大器210。感测放大器210被配置为将所接收的信号与参考电压Vref比较以生成与存储在所选择的RRAM单元中的数据状态相对应的输出数据状态Dout(例如，“1”或“0”)。

[0030] 在一些实施例中，控制单元212连接至电流限制元件202。控制单元212被配置为输出控制信号SCTRL，该控制信号在形成操作期间选择性地操作电流限制组件204a至204n以限制多根位线BL1至BLn内的电流。在一些实施例中，电流限制组件204a至204n被配置为接收相同的控制信号SCTRL，使得电流限制组件204a至204n在形成操作期间同时限制多根位线BL1至BLn上(例如，在所有多根位线BL1至BLn上)的电流。在一些实施例中，控制单元212被配置成操作电流限制组件204a至204n以在对RRAM阵列102读取和/或写入操作期间不限制多根位线BL1至BLn上的电流。例如，在各个实施例中，电流限制元件202可以在读取操作和/或写入操作期间与多根位线BL1至BLn断开和/或被关断。

[0031] 在各个实施例中，电流限制组件204a至204n可包括被配置为选择性地限制多根位线BL1至BLn上的电流的任何类型的器件。例如，在一些实施例中，电流限制组件204a至204n可以包括可变电阻器。在这样的实施例中，可变电阻器的电阻限制多根位线BL1至BLn上的电流(因为根据欧姆定律，电压等于电流乘以电阻)。在其他实施例中，电流限制组件204a至204n可以包括晶体管。

[0032] 图3示出了RRAM电路300的框图的一些附加实施例，RRAM电路包括被配置为改善形成时间的电流限制元件。

[0033] RRAM电路300包括布置在RRAM阵列302内的多个RRAM单元304。多个RRAM单元304分别包括RRAM器件306和存取晶体管308。RRAM器件306具有连接到位线BL1至BLn的第一电极306a和连接到存取晶体管308的源极端的第二电极306b。存取晶体管308具有连接至字线WL1至WLn的栅极端，使得位线BL1至BLn和字线WL1至WLn被配置以联合提供至RRAM单元304的存取。存取晶体管308还包括连接至多根源极线SL1至SLn中的一根的漏极端。

[0034] 多根源极线SL1至SLn还连接至电流限制元件310。在一些实施例中，电流限制元件310包括被配置为产生参考电流Iref的电流源312。电流源312连接到被配置为控制参考电流Iref的值的控制单元212。参考电流Iref从电流源312提供到二极管接法的晶体管314的源极端。二极管接法的晶体管314还包括连接至接地端的漏极端和连接至源极端的栅极端。参考电流Iref也从电流源312提供到电流限制元件310内的多个电流限制组件。在一些实施例中，多个电流限制组件包括晶体管器件316。

[0035] 在操作期间，控制单元212被配置为操作电流源312以输出参考电流Iref。二极管接法的晶体管314被配置为将参考电流Iref转换为在节点315处的偏置电压。由于晶体管器件316的沟道两端(即，在源极端和漏极端之间)的电导随栅极偏置的不同值而不同，晶体管器件316能够用作可变电阻器，其中电阻值由节点315处的电压控制。

[0036] 在一些实施例中，感测电路318可以被配置为通过位线BL1至BLn读取数据。在这样的实施例中，晶体管器件316分别具有连接到电流源312的栅极端、连接到源极线SL1至SLn的源极端和连接到接地端的漏极端，使得在RRAM阵列302的读取期间，感测电路318可通过将源极线SL1至SLn连接至接地端而从位线读取RRAM单元的值。在一些实施例中，感测电路318可以与位线解码器106共用一个或多个组件。

[0037] 图4A示出了RRAM单元400的横截面的一些实施例。

[0038] RRAM单元400包括布置在衬底402上的RRAM器件418。在各个实施例中，衬底402可包括诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体本体(例如，硅、SiGe、SOI)，以及与半导体本体相关的任何其他类型的金属层、器件、半导体和/或外延层等。在一些实施例中，衬底402可以包括具有第一掺杂类型(例如，n型掺杂或p型掺杂)的本征掺杂半导体衬底。

[0039] 晶体管器件404布置在衬底402内。晶体管器件404包括由沟道区407隔开的源极区406和漏极区408。晶体管器件404还包括通过栅极介电层409与沟道区分离的栅电极410。源极区域406通过一个或多个金属互连层414(例如，金属线、金属通孔和/或导电接触件)连接至源极线412。栅电极410通过一个或多个金属互连层414连接至字线416。漏极区408通过一个或多个金属互连层414连接至RRAM器件418的底部电极420。

[0040] RRAM器件418的底部电极420通过介电材料层422与上部电极424分离。包括氧空位链的导电细丝426可以在对RRAM器件418执行形成工艺之后延伸穿过介电材料层422。上部金属通孔还将RRAM器件418的上部电极连接至位线428，其中，位线428形成在覆盖RRAM器件418的金属互连层内。在各个实施例中，底部电极420和上部电极424可以包括导电材料，诸如铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和/或铜(Cu)。在各个实施例中，介电材料层422可包括例如氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)和/或氧化铜(CuO)。

[0041] 虽然RRAM单元400被示为具有1T1R(一个晶体管，一个电阻器)的RRAM器件结构，但是应当理解，在其他实施例中，所公开的RRAM电路可以应用为具有其他RRAM器件结构(例如，2T2R)。此外，源极线412，字线416和位线428可以位于与该示例中所示不同的层中。

[0042] 图4B示出了RRAM单元400的示意图430。如示意图430所示，字线416'连接至晶体管404'的栅极端410'。晶体管404'包括连接至源极线412'的源极端406'和连接至RRAM单元
418'的第一电极420'的漏极端408'。RRAM单元418'的第二电极424'连接至位线428'。

[0043] 图5示出了RRAM电路500的框图的一些附加实施例，RRAM电路500包括被配置为改善形成时间的电流限制元件。

[0044] RRAM电路500包括多根源极线SL1至SLn，每根源极线分别连接至RRAM阵列302内的一列RRAM单元。多根源极线SL1至SLn还连接至切换元件502。切换元件502被配置为在形成操作期间将多根源极线SL1至SLn选择性地连接至电流限制元件310。电流限制元件310被配置为在形成操作期间限制多根位线BL1至BLn上的电流。

[0045] 在一些实施例中，切换元件502被配置为在读取操作期间将多根源极线SL1至SLn选择性地连接至感测电路206，所述感测电路206包含数据选择器208和感测放大器210。在一些实施例中，数据选择器208被配置为在读取操作期间选择性地将多根位线BL1至BLn中与所存取的RRAM单元相关联的一根的输出提供到感测放大器210。在一些实施例中，可以在数据选择器208和读出放大器210之间布置负载(例如，电阻器)，以将多根位线BL1至BLn中的一根的电流输出转换为电压。感测放大器210可包含被配置为将数据选择器208的输出与参考电压Vref进行比较以确定存储在所存取的RRAM单元中的数据状态的一对交叉耦合反相器。

[0046] 在其他实施例(未示出)中，RRAM电路500可以被配置为通过多根位线BL1至BLn从RRAM阵列302读取数据。在这样的一些实施例中，感测电路通过位线解码器106与RRAM阵列302分离。为了使感测电路能够从多根位线BL1至BLn读取数据，切换元件502可以被配置为在读取操作期间将多根源极线SL1至SLn选择性地连接至接地端。

[0047] 在一些实施例中，RRAM电路500还可以包括多个附加的电流限制元件506a至506n。在这样的实施例中，切换元件502被配置为在写入操作期间将多根源极线SL1至SLn选择性地连接至多个附加电流限制元件506a至506n。附加的电流限制元件506a至506n被配置成在写入操作期间(例如，在置位和/或复位操作期间)独立地限制多根位线BL1至BLn中的相应位线上的电流。例如，附加的电流限制元件506a至506n包括被配置为限制第一位线BL1上的电流而不限制第二位线BL2上的电流的第一电流限制元件506a，以及被配置为限制第二位线BL2上的电流而不限制第一位线BL1上的电流的第二电流限制元件506b。在一些实施例中，多个附加电流限制元件506a至506n被配置为在写入操作期间将多根位线BL1至BLn上的电流限制为第一值，该第一值大于电流限制元件310被配置为在形成操作期间将多根位线BL1至BLn上的电流限制为的值。

[0048] 控制单元504可以连接至切换元件502。控制单元504被配置为产生第二控制信号SCTRL2，该第二控制信号SCTRL2结合位线解码器106和字线解码器108和/或电流限制元件310来控制切换元件502内的多个切换元件502a至502n的操作。例如，在形成操作期间，控制单元504被配置为操作位线解码器106以将形成电压施加到多根位线BL1至BLn，并且同时操作多个切换元件502a至502n以将多根源极线SL1至SLn连接至电流限制元件310。在读取操作期间，控制单元504被配置为操作位线解码器106以将小于形成电压的读取电压施加到多根位线BL1至BLn中的一根，并且同时操作多个切换元件502a至502n以将多根源极线SL1至SLn连接至感测电路206。在写入操作期间，控制单元504被配置为操作位线解码器106，以将小于形成电压的写入电压施加到多根位线BL1至BLn并且同时操作多个切换元件502a至502n以将多根源极线SL1至SLn连接至附加电流限制元件506a至506n。

[0049] 图6A至图6B示出了操作具有所公开的电流限制元件的RRAM电路的方法的一些实施例的框图600和时序图602。

[0050] 如框图600和时序图602所示，在形成操作604期间，具有形成电压值Vf的位线电压BLvx(v＝1至n)在时刻t1被施加到多根位线BL1至BLn。由于在RRAM器件中不存在细丝，所以最初形成细丝需要比随后的写入操作更高的电压(例如，一旦细丝形成，可以随后使用较低的电压将细丝复位(断开，导致高电阻)或置位(重新形成，导致较低电阻)以存储数据状态)。在时刻t1，多根字线WLx(其中x＝1至m)中的一根字线WLx(其中x＝1，2，...或m)也被激活(而其余的多根字线未被激活)以使RRAM阵列302的一行内的多个RRAM器件306与多根源极线SL1至SLn之间形成导电路径。多根源极线SL1至SLn保持在低源极线电压SLvx(例如，VDD)，以便在RRAM器件306的电极306a和306b之间形成大的电压差。大电压差驱动电流通过RRAM器件内的介电材料层，使得在时刻t2在多个RRAM器件306内形成初始细丝(例如，通过产生热能和/或电磁力，热能和/或电磁力通过将离子从介电材料层移动到导电细丝而引起氧空位迁移)。

[0051] 电流源312被配置为在时刻t1输出具有第一电流值I1的参考电流Iref。第一电流值I1使得参考电流Iref偏置电流限制元件310内的晶体管器件316，以将多根位线BL1至BLn上的位线电流IBL限制为低于形成值If。随着RRAM单元的电阻减小(随着初始细丝形成)，位线电流IBL随时间增加。

[0052] 在写入操作606期间，可将数据写入到多个RRAM器件306中的一个或多个。通过在时刻t3将具有写入电压值Vw的位线电压BLvx(v＝1至n)施加至多根位线BL1至BLn的一根位线BLx((其中x＝1、2...或n)，将数据写入多个RRAM器件306中的一个或多个，而其他多根位线BL1至BLn中的每一根可以保持在0V。多根源极线SL1至SLn保持在低源极线电压SLvx(例如，VDD)，以便在RRAM器件306的电极306a和306b之间形成电位差，并且驱使电流通过介电材料层(导致改变导电细丝的反应)。在时刻t3，多根字线WLx(其中x＝1至m)中的一根字线WLx(其中x＝1、2...或m)也被激活，以在多个RRAM器件306中的一个和多根源极线SL1至SLn中的一根之间形成的导电路径。

[0053] 在各个实施例中，写入操作可以是置位操作(未示出)，置位操作被配置为在RRAM器件的导电电极306a和306b之间形成导电细丝，从而导致低电阻状态；或者可以是复位操作(示出)，复位操作被配置为断开导电RRAM器件306的电极306a和306b之间的细丝，从而导致高电阻状态。在一些实施例中，写入电压值Vw可以小于形成电压值Vf。例如，写入电压值Vw可以具有在大约0.5V和大约4V之间的范围内的值，而形成电压值Vf可以具有在大约2V和大约10V之间的范围内的值。在一些实施例中，置位操作的写入电压Vw对于可以大于复位操作的写入电压Vw。

[0054] 在一些实施例中，电流源312可以被配置为在时刻t3输出具有第二值I2的参考电流Iref。第二电流值I2使得参考电流Iref偏置电流限制元件310内的晶体管器件316，以使得多根位线BL1至BLn中的一根上的位线电流IBL具有与形成值If不同(例如，大于)的初始写电流值Iw1。例如，在一些实施例中，参考电流Iref偏置电流限制元件310内的晶体管器件316，以基本上不限制多根位线BL1至BLn中的一根上的电流，使得初始写电流值Iw1大于形成值If。随着RRAM单元的电阻增加(当细丝断开时)，写入电流值从初始写入电流值Iw1减小到第二写入电流值Iw2。

[0055] 在读取操作608期间，可从多个RRAM器件306中的一个或多个读取数据。通过在时刻t5将具有读取电压值Vr的位线电压BLvx(v＝1至n)施加到多根位线BL1至BLn的一根位线BLx(其中x＝1，2...n)，从多个RRAM器件306中的一个或多个读取数据，而多根位线BL1至BLn中的其他位线可以保持在0V。在一些实施例中，读取电压值Vr可以小于写入电压值Vw。例如，读取电压值Vr可以具有在大约1V和大约2V之间的范围内的值。读取电压值Vr可以具有小于RRAM器件的阈值电压的值，以防止无意地覆盖(overwrite)存储在RRAM器件内的数据。

[0056] 在一些实施例中，电流源312被配置为输出具有第三电流值I3的参考电流Iref。第三电流值I3使参考电流Iref偏置电流限制元件310内的晶体管器件316，以使多根位线BL1至BLn的一根的位线电流IBL具有与形成值If不同(例如，小于)的读取电流值。如果源极线电压SLvx大于参考电压Vref，则所得数据状态为“1”，而如果源极线电压SLvx小于参考电压Vref，则所得数据状态为“0”。

[0057] 图7示出了执行RRAM阵列的形成操作的方法700的一些实施例的流程图。

[0058] 尽管所公开的方法700在本文中被图示和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的动作或事件之外的其他动作或事件同时发生。另外，并非所有示出的动作都需要用于实现本文的描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

[0059] 在步骤702处，激活可操作地连接至一行RRAM器件的字线。在一些实施例中，字线可以通过多个存取晶体管连接至一行RRAM器件。

[0060] 在步骤704处，将形成电压施加到连接至该行RRAM器件的第一电极的多根位线。在一些实施例中，形成电压被施加到包括RRAM器件的RRAM阵列中的所有位线。

[0061] 在步骤706，在形成RRAM器件内的初始导电细丝的形成操作期间，将多根位线上的电流限制为低于形成值。在一些实施例中，在步骤708，通过向连接至源极线的晶体管器件的栅极施加偏置信号来操作电流限制元件以限制多根位线上的电流，而源极线连接至该行RRAM器件的第二电极。

[0062] 在步骤710，将第二电压施加到连接至该行RRAM器件的第二电极的多根源极线，以在该行RRAM器件的RRAM器件内形成初始导电细丝。在一些实施例中，第二电压可以是接地的。

[0063] 因此，本公开涉及电阻式随机存取存储器(RRAM)电路，其包括电流限制元件，电流限制元件被配置为通过限制多根位线上的电流来改善RRAM阵列的形成时间，并且从而允许形成同时发生在连接至所述多根位线的RRAM器件上，以及相关联的方法。

[0064] 在一些实施例中，本公开涉及电阻式随机存取存储器(RRAM)电路。RRAM电路包括多个RRAM单元，其分别包括RRAM器件。位线解码器被配置为向连接至多个RRAM单元中的两个或更多个的多根位线同时施加形成信号。电流限制元件被配置为在形成RRAM器件内的初始导电细丝的形成操作期间同时将多根位线上的电流限制在形成值以下。

[0065] 在一些实施例中，该RRAM电路还包括：控制单元，被配置为同时操作所述电流限制元件以限制所述位线上的所述电流，以及操作所述位线解码器以将所述形成信号施加到所述多根位线。

[0066] 在一些实施例中，所述位线解码器被配置为在所述形成操作期间将形成电压施加到所述多根位线并且在写入操作期间将写入电压施加到所述多根位线中的一根或多根；以及所述写入电压小于所述形成电压。

[0067] 在一些实施例中，所述电流限制元件包括：多个晶体管器件，每个晶体管器件分别具有可操作地连接至所述多根位线中的一根的源极端。

[0068] 在一些实施例中，该RRAM电路还包括：二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；以及电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。

[0069] 在一些实施例中，该RRAM电路还包括：一个或多个附加的电流限制元件，被配置为在写入操作期间独立地限制所述多根位线中的一根上的电流。

[0070] 在一些实施例中，所述多个RRAM单元的每一个分别包括连接至所述多根位线中的一根的第一电极和通过存取晶体管连接至源极线的第二电极。

[0071] 在一些实施例中，所述电流限制元件包括：多个晶体管器件，每个晶体管器件分别包括连接至所述源极线的源极端；二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；和电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。

[0072] 在一些实施例中，该RRAM电路还包括：感测电路，被配置为在所述形成操作期间可操作地从所述多根位线断开，并且在读取操作期间可操作地连接至所述多根位线。

[0073] 在其他实施例中，本公开涉及电阻式随机存取存储器(RRAM)电路。RRAM电路包括多个RRAM单元，其分别包括连接至位线的第一电极和通过存取晶体管连接至源极线的第二电极。位线解码器被配置为在形成操作期间将形成信号同时施加到连接至多个RRAM单元中的两个或更多个的多根位线。电流限制元件被配置为在形成操作期间将多根位线上的电流限制为比在写入操作期间小的电流值。

[0074] 在一些实施例中，所述位线解码器被配置为在所述形成操作期间将形成电压施加到多根位线并且在所述写入操作期间将写入电压施加到所述多根位线中的一根或多根；以及其中，所述写入电压小于所述形成电压。。

[0075] 在一些实施例中，所述多个RRAM单元的每一个分别包括连接至所述多根位线中的一根的第一电极和通过存取晶体管连接至源极线的第二电极。

[0076] 在一些实施例中，所述电流限制元件包括：多个晶体管器件，其中，每个晶体管器件分别包括连接至所述源极线的源极端；二极管接法的晶体管，具有源极端、接地的漏极端和连接至所述多个晶体管器件的栅极端的栅极端；以及电流源，连接至所述二极管接法的晶体管的源极端和所述多个晶体管器件的栅极端。

[0077] 在一些实施例中，该RRAM电路还包括：控制单元，被配置为在形成处理期间操作所述电流源以输出第一参考电流，并且在读取操作和写入操作期间输出第二参考电流。

[0078] 在一些实施例中，该RRAM电路还包括：感测电路，被配置为在所述形成操作期间可操作地从所述多根位线处断开，并且在读取操作期间可操作地连接至所述多根位线。

[0079] 在一些实施例中，该RRAM电路还包括：一个或多个附加的电流限制元件，被配置为在写入操作期间独立地限制所述多根位线中的一根上的电流。

[0080] 在其他实施例中，本公开涉及一种在RRAM电路上执行形成操作的方法。该方法包括激活可操作地连接至RRAM阵列内的RRAM单元的行的字线。所述方法进一步包括将形成信号同时施加到连接至所述RRAM单元行内的多个RRAM单元的多根位线，以执行在所述多个RRAM单元内形成初始导电细丝的形成操作。该方法还包括在形成操作期间同时将多根位线上的电流限制为低于形成值。

[0081] 在一些实施例中，该方法还包括：将包括形成电压的所述形成信号施加到所述多根位线，其中，所述多根位线连接至所述多个RRAM单元的第一电极；以及将小于所述形成电压的第二电压施加到多根源极线，其中，所述多根源极线连接至所述多个RRAM单元的第二电极。

[0082] 在一些实施例中，该方法还包括：在所述形成操作期间可操作地将感测电路从所述多根位线处断开。

[0083] 在一些实施例中，该方法还包括：将所述形成电压同时施加到所述RRAM阵列的所有位线。

[0084] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

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