광대역 저조파 표본화 위상 검출기{BROADBAND SUBHARMONIC SAMPLING PHASE DETECTOR}

기술분야

본 발명은 전기 및 전자 회로 및 시스템에 관한 것이다. 보다 구체적으로는, 본 발명은 저조파(sub-harmonic) 표본화 위상 검출기에 관한 것이다.

저조파 표본화 위상 검출기들 또는 표본화 회로들은 상업적 및 방어적(defense) 응용 양측 모두에 이용된다. 통상의 상업적 응용들은 주파수 카운팅, 네트워크 분석, 및 높은 주파수 파형을 보기 위한 오실로스코프 표본화를 포함한다. 통상의 방어적 응용들은 FA-18, F15 및 기타 유사한 공중수송 플랫폼의 여진기(exciter) 유닛 내의 프로그램가능한 고조파 위상 비교기(PHPC) MIC(마이크로파 집적 회로)의 핵심으로서 PLL(phase locked loops)을 포함한다. PHPC MIC는 차례로 레이더 시스템 내의 여진기의 일부인 FAMR(주파수 민감 마이크로파 기준) 유닛의 중요 유닛이다.

불운하게도, 종래의 저조파 표본화 위상 검출기는 대역폭이 너무 제한되어 있어서 현재의 많은 응용들의 요구조건들을 만족시킬 수 없다. 또한, 종래의 저조파 표본화 위상 검출기들은 밸룬(balun)의 사용을 요구하므로, 현재의 많은 응용들 에 대해 너무 크고 두꺼운 경향이 있었다. 또한, 종래의 저조파 표본화 검출기들의 전체 성능은 효율성, 전력 소비, 신뢰성, 부품 수, 생산 능력 및 통합 용이성에 대해 부적절한 경향이 있었다.

따라서, 본 기술 분야에는, 효율성, 전력 소비, 신뢰성, 부품 수, 생산 능력 및 통합 용이성에 대해 개선된 성능을 제공하는 보다 넓은 동작 대역폭을 가지면서, 보다 작고 소형인 저조파 표본화 위상 검출기가 필요하게 된다.

발명의 개요

본 기술분야에서의 필요성이 본 발명의 위상 검출기 및 위상 검출 방법에 의해 다루어진다. 일반적으로, 본 발명의 검출기는 기판; 그 기판 상에 제조된 임펄스 발생기; 및 그 발생기에 동작적으로 결합되고 기판 상에 배치된 표본화 회로를 포함한다.

최상의 모드에서는, 임펄스 발생기 및 표본화 회로는 접지 슬롯라인(grounded slotline) 기술 및 공면 도파관(coplanar waveguide) 기술을 이용하여 기판 상에 제조된다. 보다 구체적인 실시예들에서는, 발생기는 스텝 복구 다이오드를 구비한 슬롯라인 임펄스 발생기이다. 이러한 실시예에서는, 임펄스 발생기는 그 입력 포트에서는 공면 도파관-슬롯라인 변환 및 그 출력 포트에서는 슬롯라인-공면 도파관을 더 포함한다. 본 발명의 임펄스 발생기는 축소형 광대역 표본화 위상 검출기의 설계에 가장 유용한 고유의 진폭 및 위상차 속성을 갖는다.

예시적인 실시예에서, 표본화 회로는 슬롯라인 하이브리드 T 정션(slotline hybrid T junction)을 더 포함한다. 본 교시에 따르면, 그 정션은 초광대역(ultra broadband) 접지 슬롯라인 하이브리드 T 정션이다. 표본화 회로는 하이브리드 T 정션에 결합된 위상 브릿지 및 접지 슬롯라인 결합 지연을 더 포함한다. 특정 실시예에서, 표본화 회로는 또한 슬롯라인에 결합된 공면 도파관으로부터의 광대역 변환을 포함한다. 바람직하게는, 기판은 다층 알루미나 구조(multi-layer alumina structure)이다. 비디오 증폭기는 표본화 회로에 결합된다.

또한, 프로그램가능한 표본화 위상 검출기가 개시된다. 본 발명의 프로그램가능한 표본화 위상 검출기는, 위상 검출기; 위상 검출기의 입력에 결합된 전력 증폭기; 위상 검출기의 출력에 결합된 아날로그-디지털 변환기; 아날로그-디지털 변환기에 결합된 처리기; 및 처리기 및 증폭기에 결합된 디지털-아날로그 변환기를 포함한다.

도 1은 종래의 교시에 따라 구현된 저조파 표본화 위상 검출기의 기능 블록도.

도 2는 광대역 저조파 표본화 위상 검출기를 도시한 도면.

도 3은 입력 및 출력 포트에서의 CPW-슬롯라인 변환으로 이루어진 슬롯라인 임펄스 발생기 및 슬롯라인 하이브리드 T 정션의 도면.

도 4는 도 3에 도시된 임펄스 발생기의 등가 회로 표현도.

도 5는 본 발명의 위상 검출기의 하이브리드 T 정션 및 위상 브릿지의 예시적인 구현예의 레이아웃을 도시한 도면.

도 6은 도 5의 위상 브릿지의 등가 회로 표현도.

도 7은 완전 집적 광대역 표본화 위상 검출기의 예시적 구현의 레이아웃을 도시한 도면.

도 8은 알루미나 기판을 이용한 완전 제조 광대역 표본화 위상 검출기의 도면.

도 9는 스마트 표본화 위상 검출기의 도면.

이하에는, 본 발명의 유리한 교시들을 설명하기 위해, 첨부 도면들을 참조하여 예시적 실시예들 및 예시적 응용들을 기술할 것이다.

본 발명은 특정 응용들에 대한 예시적 실시예들을 참조하여 본 명세서에 기술되어 있지만, 본 발명은 이에 제한되는 것이 아님을 이해해야 한다. 본 기술분야 및 본 명세서에 제공된 교시들에의 접근에 있어서 숙련자들은 추가적인 변경들, 응용들, 및 그 범위 내의 실시예들 및 본 발명이 상당히 유용하게 이용될 여러 분야들을 인식할 것이다.

도 1은 종래의 교시에 따라 구현된 저조파 표본화 위상 검출기의 기능 블록도이다. 종래의 위상 검출기(10)는 기준 증폭기(12) 및 표본화 위상 검출기(14)를 포함한다. 표본화 위상 검출기(14)는 스텝 복구 다이오드(SRD)(16), 위상 브릿지(18) 및 비디오 증폭기(20)를 포함한다.

일반적으로, 종래의 저조파 표본화 위상 검출기(10)는 국부 발진기(LO) 포트를 통해 기준 주파수(예를 들어, 93.1㎒)의 속도로 RF 포트로부터 전압 제어 발진기(VCO) 신호의 표본을 취함으로써 표본화기(sampler)로서 기능한다. 스텝 복구 다이오드(16)는 평형 전송 라인(balanced transmission line)을 통해 배치된다. 입력 기준 신호는 스텝 복구 다이오드(16)를 트리거하는 레벨로 증폭된다. 다음으로, 발생된 임펄스 열은 비디오 대역(IF) 출력을 생성하기 위해 VCO 신호를 표본화하는 표본화 윈도우를 생성하는 위상 브릿지(18)를 게이팅(gating)한다. 결과의 비디오 출력 주파수는 VCO 출력 신호와 기준 (LO)의 일부 고조파 간의 차(difference)이다. 다수의 기준 및 RF 입력의 주파수가 동일한 경우, 비디오 증폭기(20)를 통해 비디오 (IF) 출력에 제로 비트가 생기게 된다. 이는 기준 신호가 샘플마다 RF 신호의 정확히 동일한 부분에서 RF 신호를 표본화하고 있다는 표시이다. 표본화 위상 검출기로부터 가장 높은 비디오 출력 주파수는 기준 주파수의 2분의 1(예를 들어, 46.55㎒)이 될 것이다. 이 주파수는 RF가 기준의 고조파들 사이의 정확히 중간인 경우에 발생한다.

상기 언급된 바와 같이, 현재 및 미래의 응용들에 대해, 종래의 표본화 위상 검출기(10)의 통상적인 결함은 다음을 포함한다:

1. 제한된 대역폭 (2~3㎓ 대역폭);

2. 큰 풋프린트 (2.0"×0.7");

3. 표본화 다이오드 브릿지가 각각의 RC 네트워크에서의 불충분한 전하 축적을 유도하여 열악하게 수행하도록 하는 불충분 스트로브(펄스)를 야기하는 부-최적 밸룬 성능;

4. 위상 잡음 저하를 유도하는 LO와 RF/IF 포트들 간의 열악한 RF 격리;

5. 회로 복잡성(통상적으로 22개의 이산 성분과 많은 와이어 본드가 필요함 ); 및

6. 상기 제한들에 기인한 비용 상승 및 낮은 제조 생산성.

도 2는 본 발명의 교시의 예시적 실시예에 따라 구현된 광대역 저조파 표본화 위상 검출기를 도시한 블록도이다. 본 발명의 표본화 위상 검출기는, 광대역 슬롯라인-CPW 변환과 함께, 슬롯라인, 결합 슬롯라인 및 하이브리드 T 슬롯라인의 고유의 평형 속성을 이용함으로써 평면 기술에 기초한다. 본 발명의 위상 검출기는 초광대역 접지 슬롯라인 하이브리드 T 정션(밸룬), 위상 브릿지, 결합 접지 슬롯라인 지연(임펄스 샤프너) 및 마지막으로 CPW로부터 결합 슬롯라인으로의 광대역 접지 변환을 포함하는 수개의 평면 집적 구성요소들을 포함한다. 공면 및 슬롯라인 도파관들은 본 기술분야에 공지되어 있다. 본 명세서에 참조로 포함되어 있는 교시인, 2003년 4월 29일 Reza Tayrani 및 Kenneth. A. Essenwanger에 의해 출원된 발명의 명칭이 "소형 광대역 밸룬(Compact Broadband Balun)"인 미국특허출원 제10/425,263호(대리인 문서번호 제PD-01W172호)를 참조한다.

따라서, 슬롯라인 임펄스 발생기(160), 표본화 회로(180) 및 비디오 증폭기(190)를 갖는 본 발명의 위상 검출기(140)가 도 2에 도시되어 있다. 임펄스 발생기(160) 및 표본화 회로(180) 양자 모두는 접지 슬롯라인 및 접지 공면 도파관(GCPW) 라인 기술을 이용하여 다층 알루미나 기판(도시되지 않음) 상에 제조된다.

따라서, 본 발명의 위상 검출기의 핵심 소자들은 접지 슬롯라인/CPW 매체 임펄스 발생기(160), 및 슬롯라인/CPW 매체 표본화 회로(180)를 포함한다. 표본화 회로(180)는, 초광대역 하이브리드 T 정션(밸룬)(182), 위상 브릿지(184), 결합 슬롯라인 지연(임펄스 샤프너)(186) 및 CPW로부터 결합 슬롯라인으로의 광대역 변환으로 이루어진다. 결합 회로의 기능은 쿼드 쇼트키 다이오드(quad schottky diode)를 게이팅(턴온/턴오프)하고, 따라서 RF 신호를 기준 주파수의 속도로 표본화하기 위한 2개의 다른 임펄스를 생성한다는 것이다.

비디오 증폭기(190)는 종래의 교시의 것을 포함한다.

바람직한 실시예에서, 슬롯라인 임펄스 발생기(160)는 서브-나노초 차동 임펄스(sub-nanosecond differential impulse)를 발생시키기 위해 스텝 복구 다이오드(SRD)를 이용한다. 새로운 광대역 공면 도파관(CPW)-슬롯라인 변환(입력 포트) 및 슬롯라인-CPW(출력 포트)는 최소 공명 및 펄스간 왜곡을 갖는 선명한 임펄스를 유지하기 위해 구비된다.

차동 슬롯라인 임펄스 발생기(160)의 중요한 요소는 슬롯라인 T 정션 및 그 연관 광대역 변환이다. 그러한 소형 디바이스는 초광대역(DC-20 ㎓) 밸룬으로서 동작한다. 슬롯라인 T-정션은 고유의 필드 패턴 속성을 갖는다. 즉, 전력이 암(arm)(1)에 공급될 경우, 다른 두개의 암에서는 동일한 진폭의 두개의 차동(반대 위상(anti-phase)) 신호들을 생성함으로써 차동 분배기로 동작할 것이다. 도 3에 도시된 바와 같이, SRD 다이오드는 슬롯라인 T-정션(암 1)의 입력 암 상에 배치된다. 이 밸룬의 초광대역 특징 때문에, SRD 펄스의 무결성(integrity)이 유지된다.

도 3은 본 발명의 교시들의 예시적인 실시예들에 따라 구현된 슬롯라인 임펄스 발생기 및 하이브리드 T 정션을 도시한 도면이다. 발생기(160)는 기판(164) 상 에 장착된 스텝 복구 다이오드(162) 표면을 포함한다. SRD(162)는 CPW/슬롯 변환에 가깝게 장착된다. 즉, SRD는 한 방향으로는 접지 공면 도파관 금속화(166)를 바라보고, 다른 방향으로는 접지 슬롯라인 금속화를 바라본다. 하이브리드 T 정션은 182로 도시되어 있다.

도 4는 도 3에 도시된 임펄스 발생기의 등가 회로 표현이다. 예시적인 실시예에서, SRD(162)는 기준 신호(예를 들어, 93.1㎒)의 소스(161)에 의해 여기된다. 기준 신호는, SRD(162)의 정션 캐패시턴스로 하여금 기준 신호의 각 주기동안 충전 및 방전하도록 한다. SRD 다이오드 방전은 30~100 피코초(Pico-second) 범위의 기간을 갖는 선명한 펄스를 생성하는 스냅핑 동작이다. 이 펄스는 슬롯라인 하이브리드 T-정션(182)을 향해 평형 슬롯라인으로 전파하고, 이어서 T-정션(168, 169)의 각 암을 따라서 두개의 차동 펄스로서 전파한다.

본 교시에 따라서, 슬롯라인 임펄스 발생기(160)는, 도 3에 도시된 바와 같이, 자기 바이어스 조건 하에서 동작하므로, 단지 하나의 성분, SRD만을 필요로 한다는 것은 흥미있는 일이다.

도 5는 본 발명의 위상 검출기의 하이브리드 T 정션 및 위상 브릿지의 예시적 구현의 레이아웃을 도시하는 도면이다.

도 6은 도 5의 위상 브릿지의 등가 회로 표현이다. 도 5 및 도 6에 도시된 바와 같이, 위상 브릿지(184)는 두개의 동일한 부분(181, 183)을 포함한다. 각 부분(181, 183)은 두개의 병렬 쇼트키 표본화 다이오드(D1, D2, D3, D4), 홀딩 캐패 시터(C1, C2) 및 터미네이팅 저항(R _term1 , R _term2 )을 가지며, 하이브리드 T-정션 슬롯라인 양단에 각각 장착된다. 슬롯라인 하이브리드 정션(182)은 임펄스 발생기(160)의 출력을 두개의 평형 펄스로 변환하고, 평형 싱글(balanced single) 및 결합 슬롯라인의 원리에 기초하여 동작한다. 그러므로, 하이브리드 정션에서 나타난 후에, 임펄스는 반대 극성이며 동일 진폭의 두개의 평형 펄스(P ₁ , P ₂ )로서 전파한다.

도 6에 도시된 표본화 위상 브릿지의 두 부분은 LO 포트(기준 신호 포트)에 대해 직렬로 나타나고, RF 및 IF 포트(130, 131)에 대해 각각 병렬로 나타난다. 이는 직렬 T-정션 속성을 갖는 E-평면 슬롯라인 T-정션의 고유 속성에 기인하며, 이 두개의 암 전계는 그 정션으로부터 등거리 지점에서 진폭은 동일하나 반대 위상이다.

또한, 도 6에 도시된 바와 같이, IF RC 네트워크는 LO 포트에서 기준 신호의 2분의 1 미만의 3-dB 차단 주파수로 IF 저역 통과 필터로서 동작하도록 설계된다. 표본화 위상 브릿지를 게이팅하는 평형 펄스가 평형 슬롯라인 모드에서 전파하는 동안, RF 및 IF 신호는 비평형 접지 CPW 모드에서 이동할 수 있음을 유의하라. 이는 LO/RF 포트와 LO/IF 포트 사이에서 고유 격리(inherent isolation)를 유도한다.

도 7은 본 교시에 따라 구현된 집적 광대역 표본화 위상 검출기의 예시적 구현의 레이아웃을 도시한 도면이다.

도 8은 비디오 증폭기 및 그 연관 바이어스 회로로 완전 제조 및 집적된 경 우의 실제 디바이스의 예시적 구현을 도시한다.

표본화 회로(180)의 대역폭은 가장 중요한 설계 파라미터들 중 하나이고, 대부분 쇼트키 다이오드를 게이팅하기 위한 임펄스 발생기에 의해 발생된 차동 펄스들의 기간 및 무결성에 의해 영향을 받는다. 슬롯라인의 길이 조정은 전파의 반사를 유도한다. 반사된 파는 전파와 간섭하고 펄스의 샤프닝(sharpening)을 유도한다. 따라서, 결합 슬롯라인(186)의 길이 조정에 의해, 펄스들이 선명해지고, 대역폭은 넓어진다.

통상적으로, 게이팅-타임 기간, 펄스 상승 시간, 반사, 분산과 같은 고주파수 효과들을 포함하는 몇몇 인자들 및 상호의존성에 의해 영향을 받기 때문에, 표본화 회로(또는 표본화 헤드) 대역폭의 정확한 추정은 복잡하게 된다. 그러나, 대략적인 대역폭은 다음과 같이 결정될 수 있다:

BW~350/Tg(㎓)

여기서, Tg는 피코초(ps) 단위의 게이팅 시간이다.

예를 들어, 예시적 구현에서, SRD(162)는 30~100ps의 공칭 변환을 갖는다. 20㎓ 이상의 표본화 대역폭 동작을 개선하기 위해, 결합 와이어가 두개의 결합 슬롯라인(지연 라인부) 양단에 사용되어 인입 펄스들에 단락을 제공할 수 있다. 반사된 펄스들은 일정 시간 후에 하이브리드 정션에 도달하며, 각각은 보다 짧은 폭의 펄스를 형성하기 위해 다른 입사 펄스들과 결합될 것이다. 하이브리드 T-정션에서의 반사 펄스들의 폭은 단락된 지연 라인을 통해 전파 시간에 의해 설정된다.

스마트 표본화 위상 검출기:

회로, 즉 전력 증폭기 내에 발생된 불요 신호(spurious signal) 또는 임의의 발진들을 검출 및 감지하기 위해, 집적 스마트 위상 검출기 칩이 요구된다. 이러한 칩은, 임의의 원치않는 불요 신호들을 자체 평가(self assess), 검출 및 제거할 수 있으며, 이에 의해, 증폭기들의 출력 성능의 신호 무결성을 보장할 수 있다.

도 9는 본 교시에 따라 프로그램가능한 저조파 위상 검출기의 예시적 구현을 도시한다. 프로그램가능한 구현(200)은 감쇠기(285)가 도시되지 않은 RF 포트와 위상 브릿지(284) 사이에 제공된다는 것을 제외하고 종래의 교시들에 따라 구현된 표본화 헤드(280)를 포함한다. 비디오 검출기(292)가 비디오 증폭기(290)의 출력을 검출한다. 비디오 검출기(292)의 출력은 아날로그-디지털(AD) 변환기에 의해 디지털화되어 디지털 신호 처리기(DSP)(212)에 입력된다. 본 기술분야의 숙련자들은 DSP가, 본 교시의 범위를 벗어나지 않고, 범용 마이크로프로세서, 이산 로직 또는 그밖의 적절한 처리기와 대체될 수 있음을 이해할 것이다. DSP(212)는 표본화 헤드의 출력을 분석하고, 디지털-아날로그 변환기(214)를 통해 전력 증폭기(230)에 에러 신호를 제공한다. 에러 신호는 증폭되어 감쇠기(285)를 통해 표본화 회로(280)에 입력된다. 따라서, 도 9의 구현은 종래의 설계의 표본화 회로의 온도 보상을 달성하도록 잘 적응되어 있다.

최상의 모드이며 가장 일반적인 경우에서, 프로그램가능한 위상 검출기는 앞서 도 2 내지 도 7에서 설명한 본 발명의 위상 검출기로 구현된다.

따라서, 본 발명은 특정 응용에 대한 특정 실시예에 관하여 본 명세서에서 기재되었다. 본 발명의 위상 검출기는 컴퓨터 원용(CAD) 설계, 전자기(EM) 시뮬레 이션, 및 시간 및 주파수 영역 분석을 이용한 통상의 방식으로도 제조될 수 있다. 본 기술분야 및 본 교시에의 접근에 숙련된 기술을 가진 자들이라면, 추가적인 변경, 응용 및 그 범위 내의 실시예들을 인식할 것이다. 예를 들어, 본 교시는 SiGe BICMOS 또는 CMOS 기술 중 하나를 이용한 고도로 집적된 동종 칩으로 구현될 수 있지만, 이에 제한되는 것은 아니다. 본 교시들은 그 범위를 벗어나지 않는 다른 기술들로 구현될 수도 있다.

따라서, 첨부 청구범위에 의해 본 발명의 범위 내에서 그러한 임의 및 모든 응용들, 변경들 및 실시예들을 포함하도록 의도된 것이다.