技术领域
[0001] 本
发明涉及
微处理器片上存储器的电路设计技术领域，特别是涉及一种读写控制电路和存储器。
背景技术
[0002] 随着工艺的提升及微处理器设计技术的发展，片上存储器的需求进一步加大，其需要满足高性能和大容量，然而高集成度逐步增加了设计挑战。动态功耗问题、可靠性问题，
低电压需求，多个方面继续推动着存储器设计方法的改良，以适应更新的需求。
[0003] 灵敏
放大器设计技术的引进，大大提升了存储器的性能，降低了存储器的功耗。然而多年来，在灵敏放大器设计方法上并没有太多的改良和创新，设计方法已经成熟。在这样的背景下，如何进一步改进设计，进一步挖掘性能的同时，降低功耗，提高可靠性，以满足市场对存储器的高可靠性的要求。
[0004] 存储器是一个大的动态电路，早期都采用动态单元进行存储阵列读写操作逻辑的设计，以达到最少的逻辑级数，实现最高的性能，但这种设计方法引入了更大的时钟功耗。随着工艺的发展，线负载比例逐步加重，动态电路的优势越来越不明显。同时动态电路的高功耗、可靠性
风险、电路设计复杂度和对电压的敏感，阻碍了存储器设计技术的发展。
发明内容
[0005] 本发明所要解决的技术问题是提供一种读写控制电路和存储器，在实现高性能的同时，大大降低时钟功耗，提高电路的
稳定性，最终达到高可靠性的设计要求。
[0006] 本发明解决其技术问题所采用的技术方案是：提供一种读写控制电路，包括地址译码电路、读写使能控制电路、数据读写通路电路；所述地址译码电路采用全静态逻辑完成地址译码；所述读写使能控制电路采用全静态逻辑进行功能设计，由读使能
信号和写使能信号参与列译码，读使能信号生成灵敏放大器使能信号，读使能信号和写使能信号控制生成预充时钟；所述数据读写通路电路由静态逻辑实现写操作，由高可靠性电压
锁存型灵敏放大器实现读操作。
[0007] 所述地址译码电路包括前译码电路模
块、第一时序单元模块和后译码电路模块；所述前译码电路模块用于为索引地址分组进行静态逻辑译码，并且由读使能信号和写使能信号共同参与译码；所述第一时序单元模块用于将前译码电路模块分组译码后得到的静态信号转化为动态信号；所述后译码电路模块作为地址的最后一级译码，用于对第一时序单元模块转化的动态信号生成最终的字线。
[0008] 所述读写使能控制电路包括三部分，其中，第一部分用于生成读、写列逻辑，包括低位地址列译码模块、第二时序单元模块、第一与操作模块和第二与操作模块；所述低位地址列译码模块用于对低位地址采用静态信号进行静态逻辑译码；所述第二时序单元模块的输入端与所述低位地址列译码模块的输出端相连，输出端分为两路，一路和读使能信号连接至第一与操作模块的输入端，使得第一与操作模块生成读列选
控制信号，另一路和写使能信号连接至第二与操作模块的输入端，使得第二与操作模块生成写列选控制信号；第二部分用于生成灵敏放大器使能的逻辑，包括相互连接的脉冲模块和
反相器链模块，所述脉冲模块输入端连接读使能信号，所述反相器链模块的输入端与脉冲模块相连，输出端与延时选择器相连，实现不同的延时选择；第三部分用于生成预充时钟的逻辑，包括时序单元ELAT和或操作模块，读使能信号和写使能信号通过各自的时序单元ELAT后与或操作模块的两个输入端相连，所述或操作模块的输出端生成预充
时钟信号。
[0009] 所述数据读写通路电路包括写通路模块和读通路模块，所述写通路模块在字线有效且写列选信号有效的情况下进行写操作，包括第三时序单元模块和静态反相器，写数据经过所述第三时序单元模块生成动态差分写数据后，由所述静态反相器驱动，进行写操作；所述读通路模块在字线有效且读列选信号有效的情况下进行读操作，包括电压灵敏放大器和RS触发器，所述电压灵敏放大器读出的脉冲信号由RS触发器锁存并保持。
[0010] 本发明解决其技术问题所采用的技术方案是：提供一种存储器，包括相互连接的上述的读写控制电路和存储阵列。
[0011] 有益效果
[0012] 由于采用了上述的技术方案，本发明与
现有技术相比，具有以下的优点和积极效果：本发明在各电路部分最大化采用静态逻辑，来提高电路的可靠性。在读写使能控制电路中采用自
定时信号生成预充时钟，减少时钟负载。采用反相器链生成灵敏放大器读匹配信号，精简设计。在数据读写通路电路中采用可靠性最高的电压锁存型电压灵敏放大器，提高读操作的可靠性。
附图说明
[0013] 图1是存储器架构示意图；
[0014] 图2是地址译码电路的示意图；
[0015] 图3是读写使能控制电路的示意图；
[0016] 图4是数据读写通路电路的示意图；
[0017] 图5是电压灵敏放大器的电路图；
[0018] 图6是本发明的读写时序图。
具体实施方式
[0019] 下面结合具体
实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或
修改，这些等价形式同样落于本
申请所附
权利要求书所限定的范围。
[0020] 本发明的实施方式涉及一种存储器，该存储器的架构如图1所示，包括相互连接的读写控制电路和存储阵列。该存储器由读写控制电路控制对存储阵列进行读写操作，该读写控制电路包括地址译码电路、读写使能控制电路和数据读写通路电路。所述地址译码电路采用全静态逻辑完成地址译码；所述读写使能控制电路采用全静态逻辑进行功能设计，由读使能信号和写使能信号参与列译码，读使能信号生成灵敏放大器使能信号，读使能信号和写使能信号控制生成预充时钟；所述数据读写通路电路由静态逻辑实现写操作，由高可靠性电压锁存型灵敏放大器实现读操作。
[0021] 如图2所示，所述地址译码电路包括前译码电路模块、第一时序单元模块和后译码电路模块。所述前译码电路模块用于为索引地址分组进行静态逻辑译码，并且由读使能信号和写使能信号共同参与译码，达到没有读写使能的时候关闭译码的效果，起到节省功耗的作用。所述第一时序单元模块用于将前译码电路模块分组译码后得到的静态信号转化为动态信号。所述后译码电路模块作为地址的最后一级译码，用于对第一时序单元模块转化的动态信号生成最终的字线。
[0022] 由此可见，该地址译码电路以时序单元ELAT作为时序站台，分为前译码和后译码。ELAT的功能为把静态信号转化为动态信号，ELAT前的前译码为静态信号静态逻辑译码，完成地址的前级译码，其完成主要的译码逻辑，ELAT后的后译码为动态信号静态逻辑译码，完成最后一级译码。这样设计抛弃了大量动态电路，降低了时钟功耗。同时ELAT的数量得到控制，相比全后译码ELAT数据增加有限，其能够使得字线的逻辑链级数得到控制，对信号匹配，抗工艺偏差有好处，又相比全前译码，大大降低了ELAT的数据，减少时钟功耗。
[0023] 如图3所示，所述读写使能控制电路包括三部分，第一部分为读写列译码电路，第二部分为灵敏放大器使能信号生成电路，第三部分为自定时预充时钟生成电路。
[0024] 其中，第一部分用于生成读、写列逻辑，包括低位地址列译码模块、第二时序单元模块、第一与操作模块和第二与操作模块。所述低位地址列译码模块用于对低位地址采用静态信号进行静态逻辑译码；所述第二时序单元模块的输入端与所述低位地址列译码模块的输出端相连，输出端分为两路，一路和读使能信号连接至第一与操作模块的输入端，使得第一与操作模块生成读列选信号，另一路和写使能信号连接至第二与操作模块的输入端，使得第二与操作模块生成写列选信号。低位地址在第二时序单元模块ELAT前采用静态信号静态逻辑译码，第二时序单元模块ELAT后分别和读写使能与生成读列选信号和写列选信号，这样设计使得读写共用一套地址译码，减少ELAT的数据，另外ELAT后读列选信号和写列选信号的生成逻辑和字线做逻辑匹配，可以更好的匹配信号，提高设计可靠性。由此可见，该读写列译码电路生成的读、写两套列信号，在逻辑结构上模拟字线信号，实现信号的高匹配性，达到抗工艺偏差的效果。
[0025] 第二部分用于生成灵敏放大器使能的逻辑，包括相互连接的脉冲模块和反相器链模块，所述脉冲模块输入端连接读使能信号，所述反相器链模块的输入端与脉冲模块相连，输出端与延时选择器相连，实现不同的延时选择。该脉冲模块全部由静态逻辑实现，通过与逻辑实现缩短脉宽的效果。脉冲模块和反相器链模块全采用静态逻辑实现，具有高可靠性。，
[0026] 第三部分用于生成预充时钟的逻辑，包括ELAT和或操作模块，读使能信号和写使能信号通过各自的ELAT后与或操作模块的两个输入端相连，所述或操作模块的输出端生成预充时钟的信号。采用读写使能共同生成的预充信号，一方面能匹配字线的逻辑，达到抗工艺偏差的效果，另一方面能降低时钟功耗，降低预充逻辑的翻转率，达到降功耗，提高可靠性的的效果。
[0027] 如图4所示，数据读写通路电路包括写通路模块和读通路模块，所述写通路模块在字线有效且写列选信号有效的情况下进行写操作，包括第三时序单元模块和静态反相器，写数据经过所述第三时序单元模块生成动态差分写数据后，由所述静态反相器驱动；所述读通路模块在字线有效且读列选信号有效的情况下进行读操作，包括电压灵敏放大器和RS触发器，所述电压灵敏放大器的脉冲信号由RS触发器锁存并保持。其中，读、写列选管采用反相器隔离的方式进行设计，可有效隔离噪声，提高可靠性。
[0028] 该写通路是由写数据经过ELAT生成动态差分写数据，依靠静态反相器驱动，经过由wrcol<*>控制的column mux管(onehot)，将数据写入Wordline<*>(onehot)对应开启的bitcell内，完成写操作。读数据是由Wordline<*>(onehot)对应开启的bitcell放电，经由Rdcol<*>控制的column mux管(onezero)，在电压灵敏放大器差分输入端上形成电压差，由saen控制信号开启灵敏放大器，锁存并放大输入电压，完成读操作，经由RS触发器保持读出值至下一次读操作。其中prech信号由静态反相器隔离驱动，saen信号由静态反相器隔离驱动，隔绝噪声提高可靠性。RS采用静态或非
门搭建，达到保持信号，动态转静态信号的效果，避免引入时钟功耗，并且提高可靠性。
[0029] 如图5所示，电压锁存型电压灵敏放大器为结构简单，可靠性高的一款通用灵敏放大器，通过管子尺寸的优化和布图的优化，此款电压灵敏放大器自身可达到正确识别20mv差分输入电压差的能
力，大大提高整个阵列读操作的可靠性。
[0030] 图6所示为本发明存储器的读写时序图。预充时钟prech前后要包住Wordline信号(1)和(2)。写数据DataIn的下降沿要包住Wordline的下降沿(3)。Wrcol的上升沿要包住Wordline的上升沿(4)。Rdcol的下降沿要包住Wordline的上升沿(8)。saen的开启时间要在Wordline后有一定的setup时间。
[0031] 不难发现，本发明在各电路部分最大化采用静态逻辑，来提高电路的可靠性。在读写使能控制电路中采用自定时信号生成预充时钟，减少时钟负载。采用反相器链生成灵敏放大器读匹配信号，精简设计。在数据读写通路电路中采用可靠性最高的电压锁存型电压灵敏放大器，提高读操作的可靠性。
