【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばパワーデバイスに係り、特に、主電極が半導体ウエハの一方面に形成された半導体装置に関する。

【０００２】

【従来の技術】近年、例えば小型モーターを駆動するインバータ装置等の電力変換装置は、ワンチップＩＣ化されつつある。 このようなＩＣはパワーＩＣと呼ばれている。 このパワーＩＣにおいて、複数の高耐圧高電流の出力素子は制御回路と共に同一半導体ウエハ上に搭載され、これらの出力素子及び制御回路は同一面上で結線がなされる。 このため、出力素子の電極は半導体ウエハの一方面に形成される。 このようなパワーＩＣに用いられる出力素子としては、ＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオード等があり、用途によって使い分けたり併用される。 このような出力素子に共通して求められる特性は高耐圧と高電流である。

【０００３】図１７乃至図１９は、パワーＩＣとして代表的な出力素子であるＩＧＢＴを示している。 図１７は平面図であり、図１８、図１９はそれぞれ図１７のＸVI
II−ＸVIII線、ＸIＸ−ＸIＸ線に沿った断面図である。

【０００４】この例において、図１８、図１９に示す半導体基板１は、支持シリコン基板１０とｎ ⁻型高抵抗層１１の相互間に酸化膜１２を埋め込んだ誘電体分離基板（ＳＯＩ基板）を用いている。 ｎ ⁻型高抵抗層１１の表面には、ｎ型バッファ層１３が形成され、このｎ型バッファ層１３の内部にｐ ^＋型ドレイン層１４が形成されている。 ｎ ⁻型高抵抗層１１の表面には、ｎ型バッファ層１３から所定距離離間してｐ型ベース層１５が形成されている。 このベース層１５はバッファ層１３を取り囲んで形成されている。 このｐ型ベース層１５の内部にはｎ
^＋型ソース層１６が形成されている。 ｎ ^＋型ソース層１
６とｎ ⁻型高抵抗層１１に挟まれたｐ型ベース層１５はチャネル領域とされ、このチャネル領域上にゲート絶縁膜１７を介してゲート電極（Ｇ）１８が形成されている。 ソース電極（Ｓ）２１はソース層１６とｐ ^＋拡散層２０にコンタクトされ、ドレイン電極（Ｄ）２４はドレイン層１４にコンタクトされている。

【０００５】ＩＧＢＴを大電流用スイッチング素子として構成するためには、長いチャネル幅が必要である。 このため、図１７に示すように、ｎ型バッファ層１３及びその中のｐ ^＋型ドレイン層１４は、ストライプ状のパターンとして複数個に分割されて配置されている。 これらバッファ層１３及びドレイン層１４を取り囲むようにｐ
型ベース層１５が形成されている。 また、ゲート電極１
８は、複数のリング状のパターンとして形成され、これらリング状のゲート電極１８は、長手方向の一端において共通に接続され、ゲート電極パッド（Ｇ）に接続されている。 各ドレイン層１４にコンタクトされたドレイン電極２４は、ゲート電極１８と反対側に引出されて共通接続され、ドレイン電極パッド（Ｄ）に接続されている。 ソース層１６は、ドレイン電極１８と噛み合うように配設され、ソース電極パッド（Ｓ）に接続されている。 図１７は、３個のＩＧＢＴユニットを並列接続したものとみなすことができる。

【０００６】上記構成のＩＧＢＴの動作は次の通りである。

【０００７】ゲート電極１８をソース電極２１に対して正にバイアスする。 すると、ゲート電極１８下のチャネル領域に反転層が形成され、ソース層１６から高抵抗層１１に電子が注入される。 この電子電流はｎ型バッファ層１３を通ってｐ ^＋型ドレイン層１４に流れ、ＩＧＢＴ
はターンオンする。 このときドレイン接合が順バイアスされる。 この結果、ｐ ^＋型ドレイン層１４からｎ型バッファ層１３を通して高抵抗層１１に正孔が注入される。
これによりｎ ⁻型高抵抗層１１には電子と正孔が蓄積されて導電変調が起こる。 この導電変調の効果により、オン時にはｎ ⁻型高抵抗層１１の抵抗が実質的に小さくなり、オン電圧の小さくなる。 一方、ゲート電極１８をソース電極２１に対して負又は零にバイアスすると、チャネル領域の反転層が消失して、ＩＧＢＴはターンオフする。

【０００８】

【発明が解決しようとする課題】ところで、上記従来のＩＧＢＴは、次のような問題を有している。

【０００９】ストライプ状のパターンを持つバッファ層１３の長手方向両端のエッジ部は、図１７に示すように、半円形状とされている。 この形状は素子がターンオフしている状態でドレイン・ソース間に電圧を印加した場合、このエッジ部に電界が集中することを防止するためである。 したがって、より高耐圧化する場合、このバッファ層１３のエッジ部の平面から見た半円の曲率半径（図１９に示す長さＬａ）を大きくする必要がある。 しかし、この曲率半径を大きくすると、ストライプ状のパターンにおいて、直線状の中間部の短手方向の長さ（図１８に示す長さＬｂ、Ｌｂ＝Ｌａ）も大きくなる。 このため、素子面積が増大する結果となる。

【００１０】以上のように、ＩＧＢＴのような従来の横型高耐圧高電流半導体装置は、より高耐圧化すると素子面積が増大するという問題を有していた。

【００１１】本発明は、上記課題を解決するためになされたものであり、その目的とするところは、素子面積の大幅な増大を抑えて高耐圧化することが可能な半導体装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、高抵抗層内にストライプ状のパターンにより形成されたバッファ層を有している。 このバッファ層の長手方向エッジは、平面から見た形状が半円状で、その曲率半径が、直線状の中間部の短手方向の長さの１／２より長く設定されている。

【００１３】本発明によれば、ストライプ状のパターンのエッジ部での曲率半径を大きくしている。 このため、
このエッジ部での電界集中を抑制することができ高耐圧化が可能である。 また、バッファ層の直線上の中間部における短手方向の長さは、ストライプ状のパターンのエッジ部での曲率半径の２倍の長さより短く設定されている。 この中間部に沿って、ソース層や、エミッタ層を配置することにより、素子面積の大幅な増大を防止できる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態について図面を参照して説明する。

【００１５】図１乃至図４は、本発明の第１の実施例に係る横型高耐圧高電流半導体装置を示すものであり、本発明を横型ＩＧＢＴに適用した場合を示している。 図１
は３個の横型ＩＧＢＴユニットを並列接続した状態を示す平面図であり、図２は、図１に示す１つのＩＧＢＴユニットの要部を拡大して示す平面図である。 図３は、図２のIII−III線に沿った断面図を示し、図４は、図２の
IV−IV線に沿った断面図を示している。 図１乃至図４において、図１７乃至図１９と同一部分には同一符号を付す。

【００１６】図３、図４に示すように、誘電体分離基板としての半導体基板１において、支持シリコン基板１０
とｎ ⁻型高抵抗層１１の間には酸化膜１２が埋め込まれている。 ｎ ⁻型高抵抗層１１の表面には、ｎ ⁻型高抵抗層１１より低抵抗のｎ型バッファ層１３が形成されている。 このｎ型バッファ層１３は図２に示すように、島状に形成されている。 ｎ型バッファ層１３の表面領域にはｐ ^＋型ドレイン層１４が形成されている。

【００１７】高抵抗層１１の表面領域には、ｎ型バッファ層１３から所定距離離間してｐ型ベース層１５が形成されている。 このｐ型ベース層１５はｎ型バッファ層１
３及びｐ ^＋型ドレイン層１４を取り囲んでいる。 このベース層１５の内部にはｎ ^＋型ソース層１６が形成されている。 さらに、ｐ型ベース層１５の内部には、横方向の抵抗を下げるため、深いｐ型拡散層１９が形成されている。 また、この拡散層１９の表面領域にはコンタクト抵抗を下げるために、ｐ ^＋型拡散層２０が形成されている。 この拡散層２０とソース層１６の境界部はオーバーラップされている。

【００１８】ｎ ^＋型ソース層１６とｎ ⁻型高抵抗層１１
に挟まれたｐ型ベース層１５はチャネル領域とされる。
このチャネル領域上にはゲート絶縁膜１７を介して多結晶シリコンからなるゲート電極１８が形成されている。
ｎ ^＋型ソース層１６及び拡散層２０には、ソース電極２
１がコンタクトされ、ｐ ^＋型ドレイン層１４には、ドレイン電極２４がコンタクトされている。

【００１９】図１に示すように、前記各ソース電極２１
はソース電極パッド（Ｓ）に共通接続され、ドレイン電極２４はドレイン電極パッド（Ｄ）に共通接続されている。 さらに、ゲート電極１８はゲート電極パッド（Ｇ）
に共通接続されている。 したがって、第１の実施例に示す半導体装置は、３つのＩＧＢＴが並列接続されているとみなせる。

【００２０】図２に示す１つのＩＧＢＴユニットにおいて、ｎ型バッファ層１３は、ストライプ状のパターンとして配置されている。 すなわち、このｎ型バッファ層１
３は、長手方向両端に位置するエッジ部１３ａ、１３ｂ
と、これらエッジ部１３ａ、１３ｂの相互間で直線状の中間部１３ｃとから構成されている。 ｎ型バッファ層１
３の前記エッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径が、ｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 すなわち、図３に示す中間部１３ｃでのｎ型バッファ層１３の長さＬａに対して、図４に示すエッジ部１３ｂでのｎ型バッファ層１３の曲率半径Ｌｂが、Ｌｂ
＞Ｌａに設定されている。

【００２１】尚、ｐ ^＋型ドレイン層１４もｎ型バッファ層１３と同様の構成とされている。 しかし、ドレイン層１４の形状は、従来と同様の形状としても耐圧に影響はない。

【００２２】また、ゲート電極１８は、図２に破線で示すように、細長いリング状とされ、且つ、ｎ型バッファ層１３と同様に、長手方向両端部が半円とされ、中間部が直線状とされている。 さらに、ソース層１６は、ｎ型バッファ層１３のストライプ・パターンの中間部１３ｃ
に沿って配置されている。

【００２３】上記第１の実施例によれば、ｎ型バッファ層１３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 したがって、素子がターンオフしている状態において、ソース・ドレイン間に電圧を印加した場合、バッファ層１３のエッジ部１３ａ、１３ｂでの電界集中を従来に比べて一層防止することができる。

【００２４】しかも、ｎ型バッファ層１３のストライプ・パターンの中間部１３ｃの幅は、エッジ部１３ａ、１
３ｂより狭く、ソース層１６は、この中間部１３ｃに対応して配置されている。 このため、バッファ層１３のエッジ部１３ａ、１３ｂの曲率半径を大きくした場合においても、素子の相互間隔を広げることなくソース層１６
を配置することができる。 したがって、高耐圧でしかも素子面積が小さな高電流のＩＧＢＴを得ることができる。

【００２５】（第２の実施例）図５乃至図８は、本発明の第２の実施例を示すものであり、本発明を横型ＭＯＳ
ＦＥＴに適応した例を示している。 図５乃至図８において、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

【００２６】図７、図８において、ｎ型バッファ層１３
の表面領域にはｎ ^＋型ドレイン層３１が形成されている。 図６に示すように、ｎ型バッファ層１３は、ストライプ状のパターンとして配置されている。 ｎ型バッファ層１３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 すなわち、図７に示す中間部１３ｃでのｎ型バッファ層１３の長さＬａに対して、図８に示すエッジ部１
３ｂでのｎ型バッファ層１３の曲率半径Ｌｂが、Ｌｂ＞
Ｌａに設定されている。

【００２７】尚、ｎ ^＋型ドレイン層３１もｎ型バッファ層１３と同様の構成とされている。 しかし、ドレイン層３１の形状は、従来と同様の形状としても耐圧に影響はない。 その他の構成は第１の実施例と同様である。

【００２８】第２の実施例によれば、ｎ型バッファ層１
３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１
３ｃの短手方向の長さの１／２より長く設定されている。 このため、従来に比べて一層高耐圧で、面積の増大を抑えることが可能なＭＯＳトランジスタを形成できる。

【００２９】（第３の実施例）図９乃至図１２は、本発明の第３の実施例を示すものであり、本発明をバイポーラトランジスタに適応した例を示している。 図９乃至図１２において、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

【００３０】図１１、図１２において、ｎ型バッファ層１３の表面領域にはｎ ^＋型コレクタ層４１が形成されている。 また、ｐ型ベース層１５の内部にはｎ ^＋型エミッタ層４２が形成されている。 さらに、深いｐ型拡散層１
９の表面領域には、ｐ ^＋型ベース層４３が形成されている。

【００３１】前記ｎ ^＋型コレクタ層４１には、例えば第１層のアルミニウム配線（１Ａｌ）からなる埋め込みコンタクト４４がコンタクトされる。 ｎ ^＋型エミッタ層１
６及びベース層４３には、第１層のアルミニウム配線（１Ａｌ）からなる埋め込みコンタクト４５及びベース電極４６（Ｂ）がそれぞれコンタクトされる。 さらに、
これら埋め込みコンタクト４４、４５、及びベース電極４６の上には絶縁膜４７が形成されている。 この絶縁膜４７には前記埋め込みコンタクト４５を露出する開口４
７ａ、及び埋め込みコンタクト４４を露出する開口４７
ｂが形成されている。 絶縁膜４７の上には第２層のアルミニウム配線（２Ａｌ）からなるエミッタ電極４８
（Ｅ）、及びコレクタ電極４９（Ｃ）が形成される。 このエミッタ電極４８は開口４７ａを介して前記埋め込みコンタクト４５に接続され、コレクタ電極４９（Ｃ）は開口４７ｂを介して前記埋め込みコンタクト４４に接続される。

【００３２】図１０に示すように、ｎ型バッファ層１３
は、ストライプ状のパターンとして配置されている。 ｎ
型バッファ層１３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 すなわち、図１１に示す中間部１３ｃ
でのｎ型バッファ層１３の長さＬａに対して、図１２に示すエッジ部１３ｂでのｎ型バッファ層１３の曲率半径Ｌｂは、Ｌｂ＞Ｌａに設定されている。

【００３３】尚、ｎ ^＋型コレクタ層４１もｎ型バッファ層１３と同様の構成とされている。 しかし、コレクタ層４１の形状は、従来と同様の形状としても耐圧に影響はない。

【００３４】また、図１０に示すように、前記エミッタ層４２は、前記ｎ型バッファ層１３の中間部１３ｃに沿って配置されている。 さらに、図９、図１０に示すように、各トランジスタのベース電極４６はエミッタ層４２
に沿って形成され、各ベース電極４６はベース電極パッドＢに共通接続されている。

【００３５】上記第３の実施例によっても、ｎ型バッファ層１３のエッジ部は、平面から見た形状が半円状で、
その曲率半径がｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 このため、従来に比べて一層高耐圧で、面積の増大を抑えることが可能なバイポーラトランジスタを形成できる。

【００３６】（第４の実施例）図１３乃至図１６は本発明の第２の実施例を示すものであり、本発明をダイオードに適応した例を示している。 図１３乃至図１６において、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

【００３７】図１５、図１６において、ｎ型バッファ層１３の表面領域にはｎ ^＋型カソード層５１が形成されている。 また、ｐ型ベース層１５の内部にはｐ ^＋型アノード層５２が形成されている。

【００３８】前記ｎ ^＋型カソード層５１には、カソード電極５３（Ｃ）がコンタクトされる。 また、ｐ ^＋型アノード層５２には、アノード電極５４（Ａ）がコンタクトされる。

【００３９】図１４に示すように、ｎ型バッファ層１３
は、ストライプ状のパターンとして配置されている。 ｎ
型バッファ層１３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１３ｃの短手方向の長さの１／２より長く設定されている。 すなわち、図１５に示す中間部１３ｃ
でのｎ型バッファ層１３の長さＬａに対して、図１６に示すエッジ部１３ｂでのｎ型バッファ層１３の曲率半径Ｌｂが、Ｌｂ＞Ｌａに設定されている。

【００４０】尚、ｎ ^＋型カソード層５１もｎ型バッファ層１３と同様の構成とされている。 しかし、カソード層５１の形状は、従来と同様の形状としても耐圧に影響はない。

【００４１】第４の実施例によれば、ｎ型バッファ層１
３のエッジ部１３ａ、１３ｂは、平面から見た形状が半円状で、その曲率半径がｎ型バッファ層１３の中間部１
３ｃの短手方向の長さの１／２より長く設定されている。 このため、従来に比べて一層高耐圧で、面積の増大を抑えることが可能なダイオードを形成できる。

【００４２】尚、本発明は、上記第１乃至第４の実施例に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

【００４３】

【発明の効果】以上、詳述したように本発明によれば、
素子面積の大幅な増大を抑えて高耐圧化することが可能な半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係り、本発明をＩＧＢ
Ｔに適用した場合を示す平面図。

【図２】図１の要部を拡大して示す平面図。

【図３】図２のIII−III線に沿った断面図。

【図４】図２のIV−IV線に沿った断面図。

【図５】本発明の第２の実施例に係り、本発明をＭＯＳ
ＦＥＴに適用した場合を示す平面図。

【図６】図１の要部を拡大して示す平面図。

【図７】図６のVII−VII線に沿った断面図。

【図８】図６のVIII−VIII線に沿った断面図。

【図９】本発明の第３の実施例に係り、本発明をバイポーラトランジスタに適用した場合を示す平面図。

【図１０】図９の要部を拡大して示す平面図。

【図１１】図１０のＸＩ−ＸＩ線に沿った断面図。

【図１２】図１０のＸＩＩ−ＸＩＩ線に沿った断面図。

【図１３】本発明の第４の実施例に係り、本発明をダイオードに適用した場合を示す平面図。

【図１４】図１３の要部を拡大して示す平面図。

【図１５】図１４のＸＶ−ＸＶ線に沿った断面図。

【図１６】図１４のＸＶＩ−ＸＶＩ線に沿った断面図。

【図１７】従来のＩＧＢＴを示す平面図。

【図１８】図１７のＸVIII−ＸVIII線に沿った断面図。

【図１９】図１７のＸIＸ−ＸIＸ線に沿った断面図。

【符号の説明】

１…誘電体分離基板、 １０…支持シリコン基板、 １１…ｎ ⁻型高抵抗層、 １２…酸化膜、 １３…ｎ型バッファ層、 １３ａ、１３ｂ…エッジ部、 １３ｃ…中間部、 １４…ｐ ^＋型ドレイン層、 １５…ｐ型ベース層、 １６…ｎ ^＋型ソース層、 １７…ゲート絶縁膜、 １８…ゲート電極、 ３１…ｎ ^＋型ドレイン層、 ４１…ｎ ^＋型コレクタ層、 ４２…ｎ ^＋型エミッタ層、 ４３…ｐ ^＋型ベース層、 ５１…ｎ ^＋型カソード層、 ５２…ｐ ^＋型アノード層。

フロントページの続き (72)発明者 鈴木 史人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F003 AP01 BA96 BC01 BC02 BC90 5F110 AA04 AA13 BB12 CC02 DD05 DD13 HL03 HM02 HM04 HM12 HM13