技术领域
[0001] 本实用新型涉及集成电路领域，尤其涉及一种具有静电保护电路的输出驱动电路。
背景技术
[0002]
半导体集成电路要有静电(ESD)保护电路以保证集成电路的可靠性。为了节省芯片面积，在半导体集成电路的输出驱动电路的NMOS和PMOS具有双重功能，一方面它们作为电路的输出驱动级使用，另一方面在ESD发生时也可同时作ESD保护电路来使用。
[0003]
现有技术中利用栅极耦合技术所涉及的输出驱动电路在
静电放电测试下，出现在输出端上的静电
电压虽然会经由栅极与漏极的寄生电容而耦合一些电压到NMOS管的栅极上，去促使NMOS晶体管导通来排放ESD
电流。但是现有电路结构会导致不同NMOS之间不均匀导通问题的发生，从而影响输出驱动级的ESD耐受能
力。
[0004] 因此，需要进一步提升整体输出驱动电路的静电防护能力。实用新型内容
[0005] 本实用新型所要解决的技术问题是，提高输出驱动电路的ESD耐受能力。
[0006] 为解决上述问题，本实用新型的技术方案提供一种具有静电保护功能的输出驱动电路，包括：输出驱动模
块，包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管，以及输出端；所述第一PMOS管的源极连接电源线VDD，漏极与所述第一NMOS管的漏极连接；所述第二PMOS管的源极连接至电源线VDD，漏极与所述第二NMOS管的漏极连接；所述第一NMOS管的源极、第二NMOS管的源极均连接至地线VSS；所述输出端连接至所述第一PMOS管和第一NMOS管的漏极，还连接至所述第二PMOS管和第二NMOS管的漏极；第一电位控
制模块和第二电位
控制模块，所述第一电位控制模块连接至所述第一PMOS管的栅极、所述第二PMOS管的栅极，用于在ESD状态下，使得所述第一PMOS管的栅极、所述第二PMOS管的栅极均具有相同的电位；所述第二电位控制模块连接至所述第一NMOS管的栅极、所述第二NMOS管的栅极，用于在ESD状态下，使得所述第一NMOS管的栅极、所述第二NMOS管的栅极均具有相同的电位。
[0007] 可选的，所述第一电位控制模块包括第一控制电压端和第三控制PMOS管；所述第三控制PMOS管的栅极连接至所述第一控制电压端，源极连接至电源线VDD，漏极连接至所述第二PMOS晶体管的栅极。
[0008] 可选的，所述第一电位控制模块包括：第一控制NMOS管、第二控制NMOS管以及第一控制电压端；所述第一控制NMOS管的漏极连接至第一PMOS管的栅极，源极连接至地线VSS，栅极连接至所述第一控制电压端；所述第二控制NMOS管的漏极连接至第二PMOS管的栅极，源极连接至地线VSS，栅极连接至所述第一控制电压端。
[0009] 可选的，所述第一控制电压端的电压在输出端施加负ESD电压时，控制所述第一控制NMOS管、第二控制NMOS管导通，第三控制PMOS管关断；所述第一控制电压端的电压在正常工作状态下，控制所述第一控制NMOS管、第二控制NMOS管关断，所述第三控制PMOS管导通。
[0010] 可选的，所述第一电位控制模块还包括第一控制电压输出单元，所述第一控制电压输出单元包括第一电容和第一
分压器件，所述第一电容一端连接至电源线VDD，所述第一分压器件连接至第一电容另一端与地线VSS之间，所述第一分压器件与所述第一电容的连接端作为第一控制电压端。
[0011] 可选的，所述第一分压器件为第一
电阻或第一分压NMOS管，所述第一分压NMOS管的栅极连接至电源线VDD，漏极连接至第一电容，源极连接至地线VSS。
[0012] 可选的，所述第二电位控制模块包括第二控制电压端和第三控制NMOS管；所述第三控制NMOS管的栅极连接至所述第二控制电压端，漏极连接至所述第二NMOS管的栅极，源极连接至地线VSS。
[0013] 可选的，所述第二电位控制模块还包括：第一控制PMOS管、第二控制PMOS管和第二控制电压端；所述第一控制PMOS管的漏极连接至第一NMOS管的栅极，源极连接至电源线VDD，栅极连接至所述第二控制电压端；所述第二控制PMOS管的漏极连接至第二NMOS管的栅极，源极连接至电源线VDD，栅极连接至所述第二控制电压端。
[0014] 可选的，所述第二控制电压端的电压在输出端施加正ESD电压时，控制所述第一控制PMOS管、第二控制PMOS管导通，第三控制NMOS晶体管关断；所述第二控制电压端的电压在正常工作状态下，控制所述第一控制PMOS管、第二控制PMOS管关断，所述第三控制NMOS管导通。
[0015] 可选的，所述第二电位控制模块还包括第二控制电压输出单元，所述第二控制电压输出单元包括第二电容和第二分压器件，所述第二电容一端连接至地线VSS，所述第二分压器件连接至第二电容另一端与电源线VDD之间，所述第二分压器件与所述第二电容的连接端作为第二控制电压端。
[0016] 可选的，所述的第二分压器件为第二电阻或第二分压PMOS管，所述第二分压PMOS管的栅极连接至地线VSS，源极连接至电源线VDD，漏极连接至第二电容。
[0017] 可选的，所述第一PMOS管的栅极连接至预驱动电路的第一输出端；所述第一NMOS管的栅极连接至预驱动电路的第二输出端。
[0018] 本实用新型的输出驱动电路在ESD状态下，输出驱动单元内的各个晶体管均能够被均匀打开，从而均匀泄放ESD电流，从而提高所述输出驱动电路的ESD耐受能力，从而有效提高整体输出驱动级的静电放电(ESD)防护能力。
附图说明
[0019] 图1为本实用新型一具体实施方式的输出驱动电路的结构示意图；
[0020] 图2为本实用新型一具体实施方式的第一分压NMOS管的连接结构示意图；
[0021] 图3为本实用新型一具体实施方式的第二分压PMOS管的连接结构示意图；
[0022] 图4为本实用新型一具体实施方式的输出驱动电路的结构示意图。
具体实施方式
[0023] 下面结合附图对本实用新型提供的具有静电保护功能的输出驱动电路的具体实施方式做详细说明。
[0024] 请参考图1，为本实用新型一具体实施方式的输出驱动电路的结构示意图。
[0025] 所述输出驱动电路包括输出驱动模块，所述输出驱动模块包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2，以及输出端101。
[0026] 所述第一PMOS管Mp1的源极连接电源线VDD，漏极与所述第一NMOS管Mn1的漏极连接。
[0027] 所述第二PMOS管Mp2的源极连接至电源线VDD，漏极与所述第二NMOS管Mn2的漏极连接。
[0028] 所述第一NMOS管Mn1的源极、第二NMOS管Mn2的源极均连接至地线VSS。
[0029] 所述输出端101连接至所述第一PMOS管Mp1和第一NMOS管Mn1的漏极之间，还连接至所述第二PMOS管Mp2和第二NMOS管Mn2的漏极之间。
[0030] 所述输出驱动电路还包括第一电位控制模块110和第二电位控制模块120。
[0031] 所述第一电位控制模块110连接至所述第一PMOS管Mp1的栅极、所述第二PMOS管Mp2的栅极，用于在ESD状态下，使得所述第一PMOS管Mp1的栅极、所述第二PMOS管Mp2的栅极以及所述第一控制PMOS管Mp3的栅极均具有相同的电位，从而使得输出驱动单元的第一PMOS管和第二PMOS管在ESD状态下，能够均匀导通泄放ESD电流。所述ESD状态为所述输出端101被施加ESD电压时。
[0032] 所述第二电位控制模块120连接至所述第一NMOS管Mn1的栅极、所述第二NMOS管Mn2的栅极，用于在ESD状态下，使得所述第一NMOS管Mn1的栅极、所述第二NMOS管Mn2的栅极均具有相同的电位，从而使得输出驱动单元的第一NMOS管Mn1和第二PMOS管Mn2在ESD状态下，能够均匀导通泄放ESD电流。
[0033] 所述第一PMOS管Mp1的栅极4连接至预驱动电路的第一输出端；所述第一NMOS管Mn1的栅极1连接至预驱动电路的第二输出端。该具体实施方式中，预驱动电路的第一输出端通过第一
反相器Inv1连接至所述栅极4，预驱动电路的第二输出端通过第二反相器Inv2连接至所述栅极1。
[0034] 上述输出驱动电路在ESD状态下，输出驱动单元内的各个晶体管均能够被均匀打开，从而均匀泄放ESD电流，从而提高所述输出驱动电路的ESD耐受能力，从而有效提高整体输出驱动级的静电放电(ESD)防护能力。
[0035] 在图1所示的具体实施方式中，所述第一电位控制模块110包括：第一控制NMOS管Mdn1、第二控制NMOS管Mdn2、第三控制PMOS管Mdp3以及第一控制电压端Q1；所述第一控制NMOS管Mdn1的漏极连接至所述第一PMOS管Mp1的栅极，源极连接至地线VSS，栅极连接至所述第一控制电压端Q1；所述第二控制NMOS管Mdn2的漏极连接至第二PMOS管Mp2的栅极，源极连接至地线VSS，栅极连接至所述第一控制电压端Q1；所述第三控制PMOS管Mdp3的栅极连接至所述第一控制电压端Q1，源极连接至电源线VDD，漏极连接至所述第二PMOS晶体管Mp2的栅极。
[0036] 所述第二电位控制模块120包括：第一控制PMOS管Mdp1、第二控制PMOS管Mdp2、第三控制NMOS管Mdn3和第二控制电压端Q2；所述第一控制PMOS管Mdp1的漏极连接至第一NMOS管Mn1的栅极，源极连接至电源线VDD，栅极连接至所述第二控制电压端Q2；所述第二控制PMOS管Mdp2的漏极连接至第二NMOS管的栅极，源极连接至电源线VDD，栅极连接至所述第二控制电压端Q2；所述第三控制NMOS管Mdn3的栅极连接至所述第二控制电压端Q2，漏极连接至所述第二NMOS管Mn2的栅极，源极连接至地线VSS。
[0037] 当所述输出端101施加正的ESD电压时，能够通过寄生的
二极管Dp1和Dp2电源线向VDD充电，导致电源线VDD的电压升高。此时控制所述第二控制电压端Q2的电压为
低电压，所述输出端101上正的ESD电压通过Mn2的寄生
电容耦合到Mn2的栅极2，使得栅极2处电压较高，从而导致所述Mdn3断开。而此时，由于Q2连接至所述Mdp1和Mdp2的栅极，且为低电压，因此Mdp1和Mdp2导通；Mn2的栅极2通过导通的Mdp2连接至VDD，Mn1的栅极1通过导通的Mdp1连接至VDD，使得所述Mn2和Mn1均导通，且由于所述栅极1和栅极2均连接至VDD，具有相同的电位，因此Mn2和Mn1具有相同的导通状态。输出端101的正的ESD电压通过Mn1和Mn2均匀泄放至VDD，从而提高了电路的ESD耐受能力。
[0038] 并且在所述输出端101施加正的ESD电压时，通过所述Mp1和Mp2的寄生电容，所述Mp1和Mp2的栅极4和栅极3被耦合高电压，Mp1和Mp2关断，不进行ESD电压的泄放。
[0039] 输出端101在正常工作状态下，无ESD电压，控制所述第二控制电压端Q2的电压为高电压状态，使得所述第一控制PMOS管Mdp1、第二控制PMOS管Mdp2关断，所述第三控制NMOS管Mdn3导通，从而所述第一NMOS管Mn1和第二NMOS管Mn2的栅极电压不受所述第一控制PMOS管Mdp1和第二控制PMOS管Mdp2的影响，具体的，Mn1的栅极1浮置，Mn2的栅极2接VSS。
[0040] 当所述输出端101施加负的ESD电压时，能够通过寄生的二极管Dp1和Dp2使得电源线VDD的电压下降。控制所述第一控制电压端Q1为高电压，所述输出端101上负的ESD电压通过Mp2的寄生电容耦合到Mp2的栅极3，从而使得所述栅极3处电压较低，从而使得所述Mdp3断开。而此时，由于Q1连接至所述Mdn1和Mdn2的栅极，且为高电压，因此能够控制所述Mdp1、Mdn1和Mdn2导通。Mp1的栅极4通过Mdn接VSS，Mp2的栅极3通过Mdn2接VSS，使得Mp1和Mp2均导通，输出端101的负ESD电压被Mp1和Mp2泄放至VSS。且由于栅极4和栅极3均连接至VSS，具有相同的电位，因此，Mp1和Mp2具有相同的导通状态，因此，对ESD电压具有均匀的泄放能力，从而提高了ESD耐受能力。
[0041] 并且在所述输出端101施加负的ESD电压时，通过所述Mn1和Mn2的寄生电容，所述Mn1和Mn2的栅极1和栅极2被耦合负电压，Mn1和Mn2关断，不进行ESD电压的泄放。
[0042] 所述第一控制电压端Q1的电压在正常工作状态下为低电压，控制所述第一控制NMOS管Mdn1、第二控制NMOS管Mdn2关断，所述第三控制PMOS管Mdp3导通，从而所述第一PMOS管Mp1和第二PMOS管Mp2的栅极电压不受所述第一控制NMOS管Mdn1和第二控制NMOS管Mdn2的影响，具体的，Mp1的栅极4浮置，Mp2的栅极3接VDD。
[0043] 该具体实施方式中，所述第一电位控制模块110还包括第一控制电压输出单元，所述第一控制电压输出单元包括第一电容C1和第一电阻R1，所述第一电容C1一端连接至电源线VDD，所述第一电阻R1连接至第一电容C1另一端与地线VSS之间，所述第一电阻R1与所述第一电容C1的连接端作为第一控制电压端Q1。
[0044] 当在输出端101施加负的ESD状态下，所述Q1通过所述第一电阻R1接地，负ESD电压通过寄生的二极管Dp1和Dp2使得电源线VDD的电压下降。由于VDD与所述Q1之间连接有第一电容C1，由于容抗效应，Q1在一段时间内依旧保持高电压，从而控制所述Mp2和Mp1导通，对负EDS电压进行泄放。
[0045] 在其他具体实施方式中，第一控制电压输出单元也可以采用其他电路形式，以实现对第一控制电压端Q1的电压控制。
[0046] 正常工作状态下，Mdp3的栅极通过R1接地VSS，Mdp3导通，从而Mp2栅极3接VDD，从而使得Mp2关断，此时Mdn1和Mdn2的栅极均通过R1接地，处于关断状态，第一PMOS管Mp1的栅极4为浮空状态，不影响正常电路工作。
[0047] 所述第一电阻R1还可以由其他分压器件代替，例如所述第一电阻R1还可以由具有一定导通电阻的第一分压NMOS管代替，请参考图2，此时，所述第一分压NMOS管MR2的栅极连接至电源线VDD，漏极连接至第一电容C1，源极连接至地线VSS。
[0048] 所述第二电位控制模块120还包括第二控制电压输出单元，所述第二控制电压输出单元包括第二电容C2和第二电阻R2，所述第二电容C2一端连接至地线VSS，所述第二电阻R2连接至第二电容C2另一端与电源线VDD之间，所述第二电阻R2与所述第二电容C2的连接端作为第二控制电压端Q2。
[0049] 当在输出端101施加正的ESD状态下，所述Q2通过所述第二电阻R2接VDD，正ESD电压通过寄生的二极管Dp1和Dp2耦合，使得电源线VDD的电压上升。由于VDD与所述Q2之间连接有第二电容C2，由于容抗效应，Q2在一段时间内依旧保持低电压，从而控制所述Mn2和Mn1导通，对正EDS电压进行泄放。
[0050] 在其他具体实施方式中，第二控制电压输出单元也可以采用其他电路形式，以实现对第二控制电压端Q2的电压控制。
[0051] 正常工作状态下，Mdn3的栅极通过R2连接VDD，Mdn3导通，从而Mn2栅极2接VSS，从而使得Mn2关断，此时Mdp1和Mdp2的栅极均通过R2接VDD，处于关断状态，第一NMOS管Mn1的栅极1位浮空状态，不影响正常电路工作。
[0052] 所述的第二电阻R2还可以其他分压器件替代，例如可以由具有一定导通电阻的第二分压PMOS管MR2(请参考图3)，所述第二分压PMOS管MR2的栅极连接至地线VSS，源极连接至地线VDD，漏极连接至第二电容C2。
[0053] 所述第一电容C1、第二电阻R1、第二电容C2和第二电阻R2均为可调器件，便于调整Q1和Q2处电位。本领域的技术人员需要根据实际需求，调节所述C1和R1以及C2和R2的大小，使得Q1和Q2在ESD状态下，具有合适的电位以实现上述ESD电压的泄放。
[0054] 请参考图4，为本实用新型另一具体实施方式的输出驱动电路的结构示意图。
[0055] 与图1相比，该具体实施方式中，所述输出驱动电路的第一电位控制模块210包括第一控制电压端Q1，并且可以同样通过包括第一电阻R1和第一电容C1的第一控制单元实现Q1端的电压控制。当施加负的ESD电压时，Q1电压较高，使得Mdp3断开，Mp2的栅极3处于浮置状态，而此时Mp1的栅极4也处于浮置状态，栅极3和栅极4的电位相同或几乎相同使得所述Mp1和Mp2的导通状态相同或近略有差别，基本能够实现对负ESD电压的均匀泄放。
[0056] 所述输出驱动电路的第二电位控制模块220包括第二控制电压端Q2，并且可以同样通过包括第二电阻R2和第二电容C2的第二控制单元实现Q2端的电压控制。当施加正的ESD电压时，Q1电压偏低，使得Mdn3断开，Mn2的栅极2处于浮置状态，而此时Mn1的栅极1也处于浮置状态，栅极2和栅极1的电位相同或几乎相同，使得所述Mn1和Mn2的导通状态相同或近略有差别，基本能够实现对正ESD电压的均匀泄放。
[0057] 以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
