半导体装置及其制造方法
阅读：658发布：2024-01-12
专利汇可以提供半导体装置及其制造方法专利检索，专利查询，专利分析的服务。并且实施方式提供一种能够抑制 缺陷 产生的具有TSV的 半导体 装置及其制造方法。实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。，下面是半导体装置及其制造方法专利的具体信息内容。
1.一种半导体装置，具有：
半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；
金属部，形成在所述贯通孔的内部；
第1绝缘膜，设置在所述半导体衬底的所述第2面上及所述贯通孔的侧面；以及第2绝缘膜，设置在所述半导体衬底的贯通孔的侧面上的所述金属部侧的第1绝缘膜上。
2.根据权利要求1所述的半导体装置，其中在所述半导体衬底与所述第1绝缘膜之间形成着第1氧化硅膜。
3.根据权利要求2所述的半导体装置，其中所述第1绝缘膜与所述第1氧化硅膜相比，Si-OH/Si-O键量比较低。
4.根据权利要求1至3中任一项所述的半导体装置，其中所述第1绝缘膜是氮化硅膜。
5.根据权利要求4所述的半导体装置，其中所述第2绝缘膜的相对介电常数为6.5以下。
6.根据权利要求5所述的半导体装置，其中所述第2绝缘膜是第2氧化硅膜。
7.一种半导体装置的制造方法，包含如下步骤：
形成贯通半导体衬底并开口的贯通孔；
在所述半导体衬底上的第2面上及所述贯通孔的内部在150℃以下成膜第1氧化硅膜；
在所述半导体衬底上的第2面上及所述贯通孔的内部的所述第1氧化硅膜上成膜第1绝缘膜；
在所述半导体衬底上的第2面上及所述贯通孔的内部的所述第1绝缘膜上成膜相对介电常数为6.5以下的第2绝缘膜；
将所述半导体衬底上的第2面上的所述第2绝缘膜去除；以及
在所述贯通孔的内部形成金属部。
8.根据权利要求7所述的半导体装置的制造方法，其中所述第1绝缘膜与所述第1氧化硅膜相比，Si-OH/Si-O键量比较低。
9.根据权利要求7或8所述的半导体装置的制造方法，其中所述第1绝缘膜是氮化硅膜，所述第2绝缘膜是第2氧化硅膜。
10.一种半导体装置的制造方法，包含如下步骤：
形成贯通半导体衬底并开口的贯通孔；
以下任一个步骤，即，在所述半导体衬底上的第2面上及所述贯通孔的内部在150℃以下成膜氧化硅膜，然后以400℃以上进行热处理，或者在所述半导体衬底上的第2面上及所述贯通孔的内部以400℃以上成膜氧化硅膜；以及
在所述贯通孔的内部形成金属部。
半导体装置及其制造方法
[0001] [相关申请]
技术领域
[0003] 本实施方式涉及一种半导体装置及其制造方法。
背景技术
[0004] 使用TSV(Through-Silicon Via，硅穿孔)的半导体装置的制作方法中，有在半导体衬底上制作器件(半导体电路等)之后，将Si薄膜化而形成TSV的方法(Via Last(后穿孔)构造)。针对器件的微细化发展，从器件的外侧通过TSV连接，所以不依赖于工艺节点，微细化的必要性较低。另外，由于在形成制造难易度不断提高的微细器件之后形成TSV，所以不容易影响器件良率。
[0007] 实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；以及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。附图说明
[0008] 图1是表示实施方式的半导体装置的概略构成例的剖视图。
[0009] 图2～8是表示实施方式的半导体装置的制造方法的工艺剖视图。
具体实施方式
[0011] 以下，参照附图，对实施方式的半导体装置及半导体装置的制造方法进行详细说明。此外，并不利用该实施方式限定本发明。另外，在以下的说明中，将元件形成对象的半导体衬底中的元件形成面设为第1面，将与该第1面为相反侧的面设为第2面。
[0012] 图1是表示实施方式的半导体装置的概略构成例的剖视图。如图1所示，半导体装置1具备半导体衬底10、绝缘层11、STI12、绝缘层13、第1贯通电极14、第2贯通电极18、及接合材料(凸块)19。
[0013] 半导体衬底10例如是硅衬底。该半导体衬底10也可将厚度减薄至50μm(微米)以下、例如30±5μm左右。
[0014] 在半导体衬底10的第1面，具有形成半导体元件的有源区及将有源区间电分离的STI(Shallow Trench Isolation，浅沟槽隔离)12。在有源区形成着存储单元阵列、晶体管、电阻元件、电容器元件等半导体元件(未图示)。STI12例如使用氧化硅膜等绝缘膜。在STI12上，设置着将半导体元件电连接至第2贯通电极18的第1贯通电极14及配线构造35。配线构造35设置在STI12上，且电连接于设置在半导体衬底10的第1面上的半导体元件(例如晶体管)。半导体元件及配线构造35由绝缘层11、13被覆。在半导体衬底10的第2面，设置着电连接于第2贯通电极18的接合材料19等。
[0015] 绝缘层13为了保护配线构造35而覆盖配线构造35。该绝缘层13中也可包含覆盖配线构造35的钝化膜、及覆盖钝化膜上的有机层。钝化膜可以是氮化硅膜(SiN)、氧化硅膜(SiO2)或氮氧化硅膜(SiON)的单层膜、或它们中2个以上的积层膜。有机层可使用感光性聚酰亚胺等树脂材料。
[0016] 第1贯通电极14与配线构造35接触。第1贯通电极14也可包含至少覆盖贯通孔内表面的障壁金属层141、障壁金属层141上的晶种金属层142、及晶种金属层142上的贯通电极143。也可省略障壁金属层141。也可在贯通电极143上设置当在半导体装置1的纵向上集成化时发挥功能的材料膜144。
[0017] 障壁金属层141可使用钛(Ti)、钽(Ta)、钌(Ru)等。晶种金属层142可使用铜(Cu)或镍与铜的积层膜(Ni/Cu)等。贯通电极143可使用镍(Ni)等。材料膜144可使用金(Au)、锡(Sn)、铜(Cu)、锡-铜(SnCu)、锡-金(SnAu)、锡-银(SnAg)等。但是，第1贯通电极14的层构造及材料可根据目的适当变更。例如可根据贯通电极143使用的导电性材料或形成方法而适当变更障壁金属层141/晶种金属层142或材料膜144的层构造或材料。
[0018] 第2贯通电极18通过与配线构造35接触，将配线构造35电引出至半导体衬底10的第2面上。
[0019] 第2贯通电极18也可包含至少覆盖贯通孔内表面的障壁金属层(第1金属层)181、障壁金属层181上的晶种金属层(第2金属层)182、及晶种金属层182上的贯通电极(金属部、第3金属层)183。各自使用的金属材料可与第1贯通电极14的障壁金属层141、晶种金属层142及贯通电极143相同。也可在贯通电极183的内部形成空隙。另外，也可在贯通电极183上设置用来将多个半导体装置1在纵向(半导体衬底10的厚度方向)上集成时将半导体装置1分别接合的接合材料19。该接合材料19可使用锡(Sn)、铜(Cu)、锡-铜(SnCu)、锡-金(SnAu)、锡-银(SnAg)等焊料。
[0020] 在半导体衬底10的第2面上，设置着氧化硅膜171，在氧化硅膜171上设置着吸湿性比氧化硅膜171低的第1绝缘膜172。也就是说，第1绝缘膜172与氧化硅膜171相比不含水分。由此，防止氧化硅膜171露出，提高氧化硅膜171的防湿效果。第1绝缘膜172例如是氮化硅膜，膜厚优选50nm以上。
[0021] 在形成在半导体衬底10的贯通孔内的内侧面及半导体衬底10的第2面上设置着氧化硅膜171，在氧化硅膜171上设置着第1绝缘膜172。也就是说，氧化硅膜171设置在半导体衬底10与第1绝缘膜172之间。
[0022] 第2绝缘膜173在贯通孔的侧面设置在金属部183侧的第1绝缘膜上。第2绝缘膜173未设置在半导体衬底10的第2面上。第2绝缘膜173的相对介电常数低于第1绝缘膜172的相对介电常数，第2绝缘膜173的相对介电常数优选6.5以下。另外，第2绝缘膜173的膜厚厚于氧化硅膜171的膜厚。由此，提高了防止第2贯通电极18与半导体衬底10发生电短路的效果。第2绝缘膜173是以硅氧化物为主成分的膜。也就是说，第2绝缘膜是氧化硅膜。
[0023] 接下来，以下参照附图对实施方式的半导体装置1的制造方法进行详细说明。图2～图8是表示实施方式的半导体装置的制造方法的工艺剖视图。此外，在图2～图8中，使用与图1相同的截面进行说明。但是，在图2中，为了便于说明，截面的上下关系与图1及图3～图8的上下关系相反。
[0024] 首先，如图2所示，在半导体衬底10的第1面上形成STI12，规定有源区。半导体衬底10例如是硅衬底。STI12例如是氧化硅膜。接着，在有源区形成半导体元件(未图示)。半导体元件例如可为存储单元阵列、晶体管、电阻元件、电容器元件等。形成半导体元件时，在STI12上，例如形成配线构造35。半导体元件及配线构造35由绝缘层11、13被覆。此外，绝缘层13中也可包含覆盖配线构造35的钝化膜、及覆盖钝化膜上的有机层。有机层使用感光性聚酰亚胺等，将用来形成第1贯通电极14的开口图案转印至该有机层。开口图案的开口直径例如可为10μm左右。
[0025] 接着，例如将有机层作为掩模对绝缘层13的钝化膜及绝缘层12进行蚀刻，由此使配线构造35露出。钝化膜及绝缘层12的蚀刻可使用反应性离子蚀刻(RIE)等。接着，在包含贯通孔内部的绝缘层13上整体依次积层使用钛(Ti)的障壁金属层与使用铜(Cu)的晶种金属层。障壁金属层与晶种金属层的成膜分别可使用溅镀法或化学气相沉积(CVD)法等。晶种金属层的膜厚例如可为500nm左右。
[0026] 接着，使用例如PEP(Photo Engraving Process，照相制版工艺)技术在晶种金属层上形成用来形成贯通电极143的掩模。在该掩模的与形成在绝缘层13的贯通孔对应的位置形成着开口。接着，在从掩模的开口露出的晶种金属层上形成使用镍(Ni)的贯通电极143。贯通电极143的形成可使用共形镀覆等。
[0027] 接着，去除掩模之后，将露出的晶种金属层与障壁金属层去除。由此，将贯通电极143下的晶种金属层142与障壁金属层141图案化。此外，晶种金属层142与障壁金属层141的图案化可使用湿蚀刻。
[0028] 接着，在所形成的贯通电极143的上表面上，形成使用金(Au)的材料膜144。材料膜144的形成可使用举离等形成方法。结果，如图2所示，在半导体衬底10的元件形成面(第1面)侧，形成将配线构造35引出至绝缘层13上的第1贯通电极14。
[0029] 接着，如图3所示，在形成着第1贯通电极14的绝缘层13上涂布粘接剂，并在该粘接剂上贴合支撑衬底16，由此，如图3所示，在半导体装置1的元件形成面侧粘接支撑衬底16。接着，在将支撑衬底16固定在平台的状态下对半导体衬底10从与元件形成面(第1面)为相反侧的第2面进行研磨，由此将半导体衬底10的厚度减薄至例如30±5μm左右。
[0030] 接着，如图4所示，在半导体衬底10上涂布感光性光刻胶180M，将用来形成第2贯通电极18的开口图案转印至该光刻胶180M。此外，开口图案的开口直径例如可为10μm左右。接着，将转印有开口图案的光刻胶180M作为掩模对半导体衬底10从第2面侧进行刻蚀，由此形成到达至配线构造35的贯通孔180H。半导体衬底10的刻蚀可使用能够获得高纵横比的各向异性干蚀刻等。
[0031] 接着，如图5所示，在包含贯通孔180H的内部的半导体衬底10的第2面上整体成膜氧化硅膜171。氧化硅膜171的成膜例如使用CVD法等。氧化硅膜171例如以150℃以下的条件成膜。原因在于，在以高于150℃的温度条件成膜氧化硅膜171的情况下，担心会因粘接剂15劣化而导致支撑衬底16从第1贯通电极14及绝缘层13剥落。进而，使用例如CVD法，在相同的温度条件下，在氧化硅膜171上形成第1绝缘膜172及第2绝缘膜173。第1绝缘膜是吸湿性比氧化硅膜171低的膜，例如是氮化硅膜。第2绝缘膜是相对介电常数比第1绝缘膜低的膜。第2绝缘膜的相对介电常数较理想为6.5以下。由此，能够提高防止第2贯通电极18与半导体衬底10发生电短路的效果。
[0032] 此处，发明者对分别以150℃及400℃形成氧化硅膜时的膜中相对于Si-O键量的Si-OH键量进行了调查。
[0033] 图9(a)表示以各温度进行热处理时的氧化硅膜的测定结果。图9(b)表示根据图9(a)获得的解析结果。图9(b)的解析结果根据图9(a)中的氧化硅膜所包含的Si-OH键及Si-O键的峰值强度比而获得。如图9(a)所示，以150℃成膜的氧化硅膜(A)的Si-OH键的峰值强度与以400℃成膜的氧化硅膜(A)的Si-OH键的峰值强度相比较大。如图9(b)所示，以400℃成膜的氧化硅膜(B)中的Si-OH/Si-O键量比为2.3％，与此相对，以150℃成膜的氧化硅膜(A)中的Si-OH/Si-O键量比为11.1％。也就是说，氧化硅膜(A)中的Si-OH/Si-O键量比为5％以上且15％以下。因此，以150℃成膜的氧化硅膜(A)与以400℃成膜的氧化硅膜(B)相比包含更多的Si-OH键。在150℃下成膜的氧化硅膜(B)与以400℃成膜的氧化硅膜(A)相比容易包含更多的水。原因在于，例如，Si-OH容易与H原子形成氢键。这种情况下，以150℃成膜的氧化硅膜(B)容易因包含水而溶胀。氧化硅膜(B)当以某固定量溶胀时会产生裂纹(缺陷)。另外，也可对以150℃成膜的氧化硅膜以400℃进行热处理而使Si-OH/Si-O键量比为3％以下，与成膜时将温度设为400℃同样地，能够获得吸湿性较低的膜。
[0034] 在本实施方式中，在半导体衬底的第2面上所形成的氧化硅膜171上，形成吸湿性比氧化硅膜171低的第1绝缘膜172。如上所述，第1绝缘膜172既可为氮化硅膜，也可为以400℃成膜的氧化硅膜。由此，防止氧化硅膜171露出。由此，防止氧化硅膜171溶胀而在氧化硅膜171产生裂纹。通过防止在氧化硅膜171产生裂纹，能够提高半导体装置的良率。
[0035] 接着，如图6所示，通过RIE对STI12进行回蚀，由此将形成在贯通孔180H的底部的STI12去除。该回蚀进行至STI12被去除而使配线构造35露出为止。另外，通过RIE将形成在半导体衬底10的第2面上的第2绝缘膜173去除。结果，在半导体衬底10的第2面上第1绝缘膜172露出，并且贯通孔180H的内侧面由形成在第2绝缘膜173上的第2绝缘膜173覆盖，进而，配线构造35露出于贯通孔180H的底部。
[0036] 接着，如图7所示，在包含贯通孔内部的第2绝缘膜173上整体依次积层使用钛(Ti)的障壁金属层181A与使用铜(Cu)的晶种金属层182A。障壁金属层181A及晶种金属层182A有时简称为金属层。晶种金属层182A的膜厚也可比晶种金属层142A厚。
[0037] 接着，使用例如PEP技术在晶种金属层182A上形成用来形成贯通电极183的掩模183M。在该掩模183M的与形成在半导体衬底10的贯通孔180H对应的位置形成着开口。接着，如图8所示，在从掩模183M的开口露出的晶种金属层182A上形成镍(Ni)的贯通电极183。贯通电极183的形成可使用共形镀覆等。
[0038] 接着，去除掩模183M之后，将露出的晶种金属层182A与障壁金属层181A去除。晶种金属层182A与障壁金属层181A的去除可使用湿蚀刻。
[0039] 接着，在贯通电极183的上表面上形成接合材料19。接合材料19的形成可使用电解镀覆法或无电解镀覆法等。通过经过以上步骤，形成将配线构造35电引出至半导体衬底10的第2面侧的第2贯通电极18，制造具备图1所示的截面构造的半导体装置1。
[0040] 以上，根据本实施方式，在半导体衬底的第2面上所形成的氧化硅膜171上，形成吸湿性比氧化硅膜171低的第1绝缘膜172。由此，可防止氧化硅膜171露出，从而防止在氧化硅膜171产生裂纹。
[0041] 已对本发明的实施方式进行了说明，但该实施方式是作为例子而提出的，并不意图限定发明的范围。该新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。该实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0042] [符号的说明]
[0043] 1 半导体装置
[0044] 10 半导体衬底
[0045] 11 绝缘层
[0046] 12 STI
[0047] 13 绝缘层
[0048] 14 第2贯通电极
[0049] 15 粘接剂
[0050] 16 支撑衬底
[0051] 18 第1贯通电极
[0052] 19 接合材料
[0053] 171 氧化硅膜
[0054] 172 第1绝缘膜
[0055] 173 第2绝缘膜
[0056] 181 障壁金属层
[0057] 182 晶种金属层
[0058] 183 贯通电极(金属部)
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