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一种Σ-Δ型AD的连续等间隙采样的外同步装置

阅读：33发布：2020-05-11

专利汇可以提供一种Σ-Δ型AD的连续等间隙采样的外同步装置专利检索，专利查询，专利分析的服务。并且本发明公开了一种Σ-Δ型AD的连续等间隙采样的外同步装置，通过采用外同步间歇采样时钟作为Σ-Δ型AD的工作时钟，在两次同步信号之间的时钟脉冲个数严格一致，等于一次采样所需要的时钟脉冲数，这样只需要利用启动信号复位一次Σ-Δ型AD后，以后每次的采样都能与同步信号同步，无需再复位数字滤波器，等采样时间内数字滤波器能利用的数据和连续采样不复位数字滤波器相比，与传统装置相比，大幅度降低了采样噪声，提高采样精度。，下面是一种Σ-Δ型AD的连续等间隙采样的外同步装置专利的具体信息内容。

权利要求

1.一种Σ-Δ型AD的连续等间隙采样的外同步装置，其特征在于，包括：时钟预驯服模块、间歇同步时钟发生器、同步触发模块和AD采样模块；
所述时钟预驯服模块包括鉴频器、反馈滤波器、压控振荡器VCO和分频器；等间隙的外同步时钟信号Y-SYSN输入至时钟预驯服模块后，鉴频器在Y-SYSN的一个完整周期T内，计数计数分频器输出的采样时钟信号XF-CLK的脉冲个数，记为fx；然后统计AD采样模块完成一次完整采样所需的脉冲个数，记为fc；将脉冲个数fx与脉冲个数fc和预留值Δ的和相比，当fx稳定在fc～(fc+Δ)时，这时认定环路已经锁定，输入信号已经驯服完成，从而直接输出驯服时钟信号XF-CLK；否则，将比较的结果即频率误差转换成电压信号输入至反馈滤波器，通过滤除高频成分后形成稳定的直流电压信号，并作为压控振荡器的控制电压，用来控制压控振荡器输出分频信号至分频器，分频器根据分频信号实现分频输出，具体输出过程为：如果fx>fc+Δ，则通过分频器对XF-CLK进行分频输出，降低其时钟频率，然后输出XF-CLK；如果fx＜fc，则通过分频器对XF-CLK进行分频输出，提高其时钟频率，然后输出XF-CLK；经过反复驯服，使XF-CLK的频率稳定在(T/fc+Δ)～(T/fc)之间；
所述间歇同步时钟发生器包括计数器和选择器；首先将脉冲个数fc作为设定值输入至计数器，完成计数器的设定；当Y-SYSN输入至计数器时，计数器初始化为0，然后开始计数；
当每检测到一次XF-CLK，则计数器的计数值加1，使能选择器的高电平有效，输出XJ-CLK，当计数器的计数值增加到fc时，计数器保持不变，使能选择器的低电平有效，并输出低电平，从而输出fc个采样脉冲的间隙采样时钟XJ-CLK至AD采样模块；当下一次Y-SYSN到来时，计数器重新开始计数，并重复该过程；
所述同步触发模块包括与门和触发模块；首先，通过外接设备为同步触发模块提供一个启动信号；Y-SYSN和启动信号同时输入至与门，在与门中，当Y-SYSN和启动信号同时高电平有效时，再将两信号输入至触发模块，当触发模块检测到启动信号的上升沿到来时，触发模块开始接收并输出Y-SYSN至AD采样模块，上升沿之后，触发模块锁死，并不在输出同步信号SYSN；当触发模块检测到启动信号的下降沿到来时，触发模块进行复位；
所述AD采样模块在XJ-CLK到来时对同步信号SYSN进行采样，得到采样数据。
2.根据权利要求1所述的一种Σ-Δ型AD的连续等间隙采样的外同步装置，其特征在于，所述启动信号为延时电平信号或者脉冲信号；
当启动信号为延时电平信号时，则直接输入同步触发模块使用；
当启动信号为脉冲信号时，通过包络检测将脉冲信号整合成全频域的高低电频，进而转换成电平信号提供给同步触发模块使用。
3.根据权利要求2所述的一种Σ-Δ型AD的连续等间隙采样的同步装置，其特征在于，所述的将脉冲信号转换成电平信号的具体过程为：
通过装置的时钟频率计算设定时间t，t约为20倍脉冲信号的周期；
相邻两个脉冲的时间间隔小于t的，则视为同一个启动信号内的脉冲，当某一个启动信号结束后时间t内都不再出现下一个启动信号，则视为启动信号结束；这样将脉冲带结束以前的全部脉冲看做一个高电平，直至结束，再重新恢复低电平。

说明书全文

一种Σ-Δ型AD的连续等间隙采样的外同步装置

技术领域

[0001] 本发明属于时钟同步采样系统技术领域，更为具体地讲，涉及一种Σ-Δ型AD的连续等间隙采样的外同步装置。

背景技术

[0002] 当前，Σ-Δ型AD采样系统需要设计同步系统用以同步采样通道的采样时刻点，减少多通道间由于采样时刻点误差引起的采样孔径误差。同步系统的设计会直接影响Σ-Δ型AD的采样精度和时间有效性。

[0003] 传统Σ-Δ型AD外同步等间隙采样同步系统如图1所示，其时钟直接使用外部连续时钟，Y_SYSN 信号与START信号与逻辑，形成外部同步采样系统；

[0004] 传统Σ-Δ型AD采样采用连续的时钟作为Σ-Δ型AD的工作时钟，采用同步信号同步采样起始。由于工作时钟与同步信号的时钟不同步，所以对于Σ-Δ型AD而言，每次同步必须复位数字滤波器，意味着需要一个完整的数字滤波器建立时间才能正常采样一次，等采样时间内数字滤波器能利用的数据和连续采样不复位数字滤波器相比，仅为后者的2％，噪声增加4倍以上。

发明内容

[0005] 本发明的目的在于克服现有技术的不足，提供一种Σ-Δ型AD的连续等间隙采样的外同步装置，在外部同步信号的触发下，AD采用同步间歇性采样时钟，实现外同步连续采样以及采样时钟的数字化外同步系统。

[0006] 为实现上述发明目的，本发明一种Σ-Δ型AD的连续等间隙采样的外同步装置，其特征在于，包括：时钟预驯服模块、间歇同步时钟发生器、同步触发模块和AD采样模块；

[0007] 所述时钟预驯服模块包括鉴频器、反馈滤波器、压控振荡器VCO和分频器；等间隙的外同步时钟信号Y-SYSN输入至时钟预驯服模块后，鉴频器在Y-SYSN的一个完整周期T内，计数分频器输出的采样时钟信号XF-CLK的脉冲个数，记为fx；然后统计AD采样模块完成一次完整采样所需的脉冲个数，记为fc；将脉冲个数fx与脉冲个数fc和预留值Δ的和相比，当fx稳定在fc～(fc+Δ)时，这时认定环路已经锁定，输入信号已经驯服完成，从而直接输出驯服时钟信号XF-CLK；否则，将比较的结果即频率误差转换成电压信号输入至反馈滤波器，通过滤除高频成分后形成稳定的直流电压信号，并作为压控振荡器的控制电压，用来控制压控振荡器输出分频信号至分频器，分频器根据分频信号实现分频输出，具体输出过程为：如果fx>fc+Δ，则通过分频器对XF-CLK进行分频输出，降低其时钟频率，然后输出XF-CLK；如果fx＜fc，则通过分频器对XF-CLK进行分频输出，提高其时钟频率，然后输出XF-CLK；经过反复驯服，使XF-CLK的频率稳定在(T/fc+Δ)～(T/fc)之间；

[0008] 所述间歇同步时钟发生器包括计数器和选择器；首先将脉冲个数fc作为设定值输入至计数器，完成计数器的设定；当Y-SYSN输入至计数器时，计数器初始化为0，然后开始计数；当每检测到一次XF-CLK，则计数器的计数值加1，使能选择器的高电平有效，输出XJ-CLK，当计数器的计数值增加到fc时，计数器保持不变，使能选择器的低电平有效，并输出低电平，从而输出fc个采样脉冲的间隙采样时钟XJ-CLK至AD采样模块；当下一次Y-SYSN到来时，计数器重新开始计数，并重复该过程，

[0009] 所述同步触发模块包括与门和触发模块；首先，通过外接设备为同步触发模块提供一个启动信号；Y-SYSN和启动信号同时输入至与门，在与门中，当Y-SYSN和启动信号同时高电平有效时，再将两信号输入至触发模块，当触发模块检测到启动信号的上升沿到来时，触发模块开始接收并输出Y-SYSN至AD采样模块，上升沿之后，触发模块锁死，并不在输出同步信号SYSN；当触发模块检测到启动信号的下降沿到来时，触发模块进行复位；

[0010] 所述AD采样模块在XJ-CLK到来时对同步信号SYSN进行采样，得到采样数据。

[0011] 本发明的发明目的是这样实现的：

[0012] 本发明一种Σ-Δ型AD的连续等间隙采样的外同步装置，通过采用外同步间歇采样时钟作为Σ-Δ型AD的工作时钟，在两次同步信号之间的时钟脉冲个数严格一致，等于一次采样所需要的时钟脉冲数，这样只需要利用启动信号复位一次Σ-Δ型AD后，以后每次的采样都能与同步信号同步，无需再复位数字滤波器，等采样时间内数字滤波器能利用的数据和连续采样不复位数字滤波器相比，与传统装置相比，大幅度降低了采样噪声，提高采样精度。附图说明

[0013] 图1是传统Σ-Δ型AD外同步等间隙采样同步系统图；

[0014] 图2本发明一种Σ-Δ型AD的连续等间隙采样的外同步装置一种具体实施方式架构图；

[0015] 图3是时钟预驯服模块的原理图；

[0016] 图4是间歇同步时钟的发生器的原理图；

[0017] 图5是间歇采样时钟时序图；

[0018] 图6是同步触发模块的原理图；

[0019] 图7是同步触发的时序图；

[0020] 图8是启动信号的时序图。

具体实施方式

[0021] 下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

[0022] 实施例

[0023] 图2本发明一种Σ-Δ型AD的连续等间隙采样的外同步装置一种具体实施方式架构图。

[0024] 在本实施例中，如图2所示，本发明一种Σ-Δ型AD的连续等间隙采样的外同步装置，包括：时钟预驯服模块、间歇同步时钟发生器、同步触发模块和AD采样模块。

[0025] 如图3所示，时钟预驯服模块包括鉴频器、反馈滤波器、压控振荡器VCO和分频器；等间隙的外同步时钟信号Y-SYSN输入至时钟预驯服模块后，鉴频器在Y-SYSN的一个完整周期T内，计数分频器输出的采样时钟信号XF-CLK的脉冲个数，记为fx；然后统计AD采样模块完成一次完整采样所需的脉冲个数，记为fc；将脉冲个数fx与脉冲个数fc和预留值Δ的和相比，当fx稳定在fc～(fc+Δ)时，这时认定环路已经锁定，输入信号已经驯服完成，从而直接输出驯服时钟信号XF-CLK；否则，将比较的结果即频率误差转换成电压信号输入至反馈滤波器，通过滤除高频成分后形成稳定的直流电压信号，并作为压控振荡器的控制电压，用来控制压控振荡器输出分频信号至分频器，分频器根据分频信号实现分频输出，具体输出过程为：如果fx>fc+Δ，则通过分频器对XF-CLK进行分频输出，降低其时钟频率，然后输出XF-CLK；如果fx＜fc，则通过分频器对XF-CLK进行分频输出，提高其时钟频率，然后输出XF-CLK；
经过反复驯服，使XF-CLK的频率稳定在(T/fc+Δ)～(T/fc)之间。

[0026] 用外同步信号对AD采样时钟进行预驯服，既保证了预驯服时钟略大于AD一次采样所需要脉冲的时钟频率，又可以防止间歇时间过长带来的由于输入时钟不稳定导致的精度问题。

[0027] 如图4所示，间歇同步时钟发生器包括计数器和选择器；采样工作时钟在进行了预驯服后，预驯服时钟略大于AD一次采样所需要脉冲的时钟频率。该时钟并不稳定，有一定的时间抖动，不能直接与外同步时钟信号Y-SYSN同步。为了实现采样与Y-SYSN信号同步，可以采用间歇采样时钟。即在两次同步信号之间输出AD一次采样所需要的个数fc个采样时钟脉冲，采样时钟保持低电平不变，直到下一次Y-SYSN的到来，再次输出fc个采样时钟脉冲。这样，每次采样会严格与Y-SYSN同步，AD工作在连续方式，等采样时间内数字滤波器能利用的数据和连续采样不复位数字滤波器相比理论上一致，从而提高采样精度。具体工作原理为：

[0028] 首先将脉冲个数fc作为设定值输入至计数器，完成计数器的设定；当Y-SYSN输入至计数器时，计数器初始化为0，然后开始计数；当每检测到一次XF-CLK，则计数器的计数值加1，使能选择器的高电平有效，输出XJ-CLK，当计数器的计数值增加到fc时，计数器保持不变，使能选择器的低电平有效，并输出低电平，从而输出fc个采样脉冲的间隙采样时钟XJ-CLK至AD采样模块；当下一次Y-SYSN到来时，计数器重新开始计数，并重复该过程；

[0029] 这样在Y-SYSN信号的触发下，外同步间歇性采样时钟，其时序如图5所示。

[0030] 如图6所示，同步触发模块包括与门和触发模块；采用间歇采样时钟作为AD时钟后，系统可以保证在两次同步信号脉冲之间，AD完成一次采样。但是系统的初始化时刻与采样同步信号之间并不同步，所以还需要进行同步触发。同步触发信号由启动信号与Y-SYSN信号合成。首先，通过外接设备为同步触发模块提供一个启动信号；Y-SYSN和启动信号同时输入至与门，在与门中，当Y-SYSN和启动信号同时高电平有效时，再将两信号输入至触发模块，当触发模块检测到启动信号的上升沿到来时，触发模块开始接收并输出Y-SYSN至AD采样模块，上升沿之后，触发模块锁死，并不在输出同步信号SYSN；当触发模块检测到启动信号的下降沿到来时，触发模块进行复位；其时序如图7所示。

[0031] AD采样模块在XJ-CLK到来时对同步信号SYSN进行采样，得到采样数据。

[0032] 下面还需要对启动信号进行进一步说明，启动信号的包络处理。

[0033] 一般的，启动信号主要有延时电平信号或者脉冲信号，而AD同步需要的出发信号是一个高电平的延时以及一个下降沿的脉冲，启动信号的形式不同会影响系统的运行，因此两种不同信号的兼容需要得到处理。本实施例采用的是将启动信号进行包络处理，转化为合理的启动信号。

[0034] 若启动信号是一个连续的脉冲信号，则需要将脉冲信号整合成为全频域的高低电频。因此采用信号的包络检测来解决此问题。脉冲型启动信号需要等到脉冲结束的时候开始系统的同步，因此，在脉冲带结束以前，可以将全部脉冲看做一个高电平，直至结束，再重新恢复低电平。由于需要判断脉冲信号是否结束，因此须设定时间t，t约为20倍脉冲信号周期，t可用系统时钟频率计算，即可采用系统脉冲计数来代替。因此，可以看做凡是相邻两个启动脉冲时间间隔小于t的，都算作是同一个启动信号内的脉冲，当某一个启动脉冲结束后时间t内都不再出现下一个启动信号，即可视为启动信号结束。

[0035] 由于可采用系统时钟计数来计算结束后的时间t，因此，包络检测也可兼容持续为高电平的启动电平信号，新的启动信号的会比设定的启动信号有效时间长t，不会影响系统的同步启动，因此可以直接输入同步触发模块使用，最终，其时序图如图8所示。

[0036] 噪声分析示例：

[0037] 以亚德诺半导体公司(ADI)的产品AD7768举例。AD7768芯片抽样比与噪声的关系见表1，不同模式下抽样比与延时的关系见表2，(AD7768数据手册)。

[0038]

[0039] 表1

[0040]

[0041] 表2

[0042] 在快速模式下，宽带滤波器从同步信号输入到数据建立，采用本发明的系统在抽样系数为1024的状态下，建立的时间延迟为9153，采用传统模式，采样延迟近似于9153的，该模式采样抽取系数仅为32，远远少于1024。由于抽样系数与噪声的平方成反比，所以本发明与常规方法相比，噪声会下降5倍，非常适合于Σ-Δ型AD的连续等间隙采样的外同步。

[0043] 尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

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