Bei der Erfindung wird ausgegangen von einem Suchverfahren für in einer Adresstabelle abgelegte Werte bzw. Schlüssel oder Speicheradressen nach dem Oberbegriff des Patentanspruchs 1. Die Erfindung betrifft auch eine Adressenvergleichsschaltung zur Durchführung des Suchverfahrens.

Eine wichtige Aufgabenstellung der Informationsverarbeitung ist die Wiedergewinnung von gespeicherten Daten anhand eines Suchbegriffes über diese Daten. Ein System, das solche inhaltsbezogene Zugriffe ermöglicht, wird als assoziativer oder inhaltsadressierbarer Speicher (content addressable memory oder CAM) bezeichnet.

Bei konventionellen (Halbleiter-) Speichern erfolgt der Zugriff aufgrund einer Adressangabe, d.h. durch Angabe der Position des gewünschten Datums im Speicher. Auf dem Markt sind bisher nur wenige assoziative Speicher (CAM) als Bauelemente erhältlich. Ihr Speicherinhalt ist recht klein, so dass ihr Einsatz auf Spezialgebiete beschränkt bleibt.

Grössere assoziative Speicher werden mittels konventionellen Speicherelementen und einer zusätzlichen Wiedergewinnungseinheit, die die assoziative Zugriffsfunktion realisiert, aufgebaut. Die Wiedergewinnungseinheit durchsucht den Inhalt des Speichers nach dem vorgegebenen Schlüssel (Suchbegriff). Dabei sind vielfältige Suchstrategien denkbar, die sich in Implementierungsaufwand und Zugriffszeit unterscheiden. Als Wiedergewinnungseinheit kann eine spezialisierte Hardware oder ein entsprechend programmierter Rechner verwendet werden.

Die am weitesten verbreiteten Suchstrategien für Wiedergewinnungseinheiten nach dem Schlüssel-TransformationsVerfahren sind die sogenannten Streu- oder Hasch-Verfahren. Die Hasch-Verfahren bieten bei geringem Implementierungsaufwand eine sehr gute Effizienz. Die gewöhnlichen Hasch-Verfahren haben die Eigenschaft, dass der durchschnittliche Suchaufwand gering ist, dass aber im schlechtesten Fall die Suchzeit um ein Vielfaches über dem Durchschnitt liegt. Dieser Effekt erschwert die Anwendung von Hasch-Verfahren in Echtzeitsystemen erheblich, da in derartigen Systemen die strikte Einhaltung von Zeitbedingungen sichergestellt sein muss.

Es existiert aber eine Klasse von Hasch-Funktionen, die die oben angeführten Nachteile nicht aufweisen, nämlich die sogenannten perfekten Hasch-Funktionen, die für alle Fälle einen gleichbleibenden, sehr geringen Zugriffsaufwand garantieren, vgl. Communications of the ACM, Vol. 24, Dez. 1981, S. 829 - 833. Perfekte Hasch-Funktionen gewährleisten ein Wiederauffinden eines Schlüssels mit einer einzigen Sondierung, d.h. mit einem einzigen Zugriff.

Ist W eine Menge von Elementen aus dem Intervall X = [O...n], n grösstes Element von X, so bildet eine perfekte Schlüssel-Transformationsfunktion bzw. Hasch-Funktion h die Menge W eindeutig in ein Abbildintervall I = [O...m] von ganzen Zahlen ab, m grösstes Element von I. Die Elemente w von W werden unter Verwendung von h als Elementzu-Adresstransformation in einer Adresstabelle T mit fest vorgegebener Elementeanzahl m gespeichert. Für alle w aus W gilt:

D.h., w ist genau dann in W enthalten, wenn an der Stelle bzw. an dem Tabellenindex h(w) der Adresstabelle T der Wert w gefunden wird. Das Suchen eines Elementes w in der Adresstabelle T erfordert somit eine Berechnung der Funktion h und eine Vergleichsoperation.

Die Berechnung der Hasch-Funktion h(w) erfolgt mittels Hasch-Funktionstabellen. Mit einer unzerlegten, direkten Anordnung der Funktion h (w) in einem Speicher als Hasch-Funktionstabelle ist bei binärer Codierung ein Speicher der Grösse

Bit notwendig. ┌log₂m┐ bedeutet die kleinste ganze Zahl grösser oder gleich log₂ m. Diese direkte Anordnung bedingt bei heutiger Technologie für n > 10⁵ sehr aufwendige Speicher. Zudem ist die Speicherausnutzung gering, da in typischen Anwendungen von assoziativen Speichern davon ausgegangen wird, dass n » m ist.

Mit dem Oberbegriff nimmt die Erfindung auf einen Stand der Technik von Suchverfahren Be-zug, wie er in Communications of the ACM, Vol. 24 (1981) S. 829 - 833 beschrieben ist. Dort werden 2 Algorithmen zur Berechnung perfekter Hasch-Funktionen angegeben, die primär für die Implementierung in Software auf einem leistungsfähigen Rechner entworfen sind. Für eine Implementierung in Hardware sind diese Funktionen nur bedingt geeignet, da deren Berechnung u.a. Multiplikationen und Divisionen erfordert.

Die Implementierung von diskreten Funktionen (Hasch-Funktionen gehören in diese Klasse) in Hardware kann einfach und effizient mittels Funktionstabellen erfolgen, vgl. IEEE Transactions on Computers, Vol. 27 (1980) S. 931 - 934. Diese Tabellen können in hochintegrierten preisgünstigen Halbleiterspeichern abgelegt werden.

Derartige Suchverfahren für Speicheradressen und Adressenvergleichsschaltungen können z.B. bei einem Text-Editor Anwendung finden, wo eine Zeile mit einem bestimmten Identifier gesucht wird, wo also nicht nur das Vorkommen eines Elementes, sondern auch noch dessen Stelle interessant ist. In verteilten Steuer- und Regel- bzw. Leittechniksystemen, die nach dem Prinzip der Quellenadressierung arbeiten, werden ebenfalls assoziative Empfängerschaltungen benötigt, vgl. z.B. die CH-PS 632 365. Dort ist ein Datenaustauschverfahren zwischen mehreren Teilnehmern bzw. Partnern und deren Prozessoren angegeben, bei denen für zu übertragende Nutz-Nachrichten ausser diesen eine Absenderadresse, aber keine Empfängeradresse übertragen wird. Alle aktiven Teilnehmer entscheiden anhand der Absenderadresse und des Datentyps, ob die Nutz-Nachricht für sie von Interesse ist. Dazu müssen sie diese Absenderadresse mit mindestens einer in einer Tabelle gespeicherten Adresse vergleichen.

In künftigen sehr schnellen Uebertragungssystemen müssen entsprechend leistungsfähige assoziative Empfängerschaltungen eingesetzt werden. Bei Uebertragungsraten von 10 MHz - 100 MHz werden in den Empfängern assoziative Speicher der Grössenordnung 100 . 24 bit ... 5000. 24 bit mit einer Zugriffszeit im Bereich von 1 us ... 10 µs benötigt.

Die Erfindung, wie sie in den Patentansprüchen 1 und 5 definiert ist, löst die Aufgabe, ein Suchverfahren für Speicheradressen und eine Adressenvergleichsschaltung anzugeben, die ein schnelleres Ergebnis liefern und eine preisgünstigere Realisierung in Hardware ermöglichen.

Ein Vorteil der Erfindung besteht darin, dass die Arbeitsgeschwindigkeit eines quellenadressierten Systems um einen Faktor 20 ... 100 angehoben werden kann. Die Adressenvergleichsschaltung lässt sich mit wenigen im Handel erhältlichen Bauelementen realisieren. Durch eine Zerlegung der Hasch-Funktionstabelle h in mehrere Teilfunktionen h_ij lässt sich deren Grösse reduzieren, so dass weniger Speicherplatz benötigt wird.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels erläutert. Es zeigen:

• Fig. 1 eine Adressenvergleichsschaltung mit einem assoziativen Speicher,
• Fig. 2 eine Belegung des assoziativen Speichers gemäss Fig. 1,
• Fig. 3 eine Bit-Darstellung einer Adresse im assoziativen Speicher gemäss Fig. 1 und
• _Fig. 4 bis 7 ein Flussdiagramm eines Algorithmus zur Bestimmung einer Hasch-Funktionstabelle und der Adresstabelle, die zusammen mit der Hasch-Funktionstabelle in dem assoziativen Speicher gemäss Fig. 1 gespeichert sind.

Bei dem erfindungsgemässen Suchverfahren wird ein auf Vorhandensein in einer Adresstabelle T zu prüfendes Schlüsselelement bzw. ein Suchschlüssel w in ein Polynom der Form

zerlegt, i = Laufvariable, k = grösster Wert von i, w_i = Polynomkoeffizient, p = freie Variable. Die Zerlegung von w kann in digitalen Schaltungen sehr einfach realisiert werden, wenn p als eine Potenz von 2 gewählt wird.

Die in Teilfunktionen h_ij zerlegte Funktion h ist definiert durch die Rekursion

Für diese neuformulierte Definition von h muss zusätzlich die Bedingung p ≧ m erfüllt sein.

Jede Teilfunktion h_ij kann mittels einer Hasch-Funktionstabelle der Grösse

berechnet werden. Der Umfang aller Tabellen h_ij zusammen ist somit

Verglichen mit dem Speicherbedarf C_d für die direkte Implementierung ist der Aufwand C_Z nach der Zerlegung von h erheblich geringer. Für k = 2, n = 16777215 = 2²⁴-1 und p = 256 = 2⁸ ist beispielsweise

und

Die Berechnung der rekursiv definierten Funktion h erfolgt durch den iterativen Algorithmus

In einem zweiten Schritt wird der Vergleich w = T(h(w)) durchgeführt. Um den Realisierungsaufwand zu vermindern, erfolgt der Vergleich sequentiell nach dem Algorithmus

Ist der Wert r nach der Ausführung true, so ist w an der Stelle h in der Adresstabelle T enthalten. Ist r = false, so ist w nicht in T enthalten.

In Fig. 1 ist ein Schaltschema für eine Hardwarerealisierung dieser Algorithmen angegeben. Für diese Schaltung sind die Parameter p = 2 = 2₅₆, _n = 2 = ₂₅₆³ und m ≤ 256 gewählt worden. Alle Schaltungselemente (inklusive der Signalleitungen bzw. Busse) haben mit diesen Parametern die Breite 8 bit. Bei einer anderen Wahl der Parameter kann die Schaltung problemlos angepasst werden.

Der Suchschlüssel w mit einer Länge von 24 bit wird gemäss Fig. 2 in drei gleichlange Teile w₀, w₁ und w₂ zerlegt. Die Bitstellen 0 bis 7 von w werden als Polynomkoeffizienten-Signal w₀ eingangsseitig einem Zwischenspeicher oder Latch 1 zugeführt. Die Bitstellen 8 bis 15 von w werden als Polynomkoeffizienten-Signal w₁ eingangsseitig einem Zwischenspeicher oder Latch 2 zugeführt. Die Bitstellen 16 bis 23 von w werden als Polynomkoeffizienten-Signal w₂ eingangsseitig einem Zwischenspeicher oder Latch 3 zugeführt. Die Zwischenspeicher 1 bis 3 stehen ausgangsseitig über einem Polynomkoeffizienten-Bus 4 einerseits mit einem "0"-Eingang eines Multiplexors 5 und andererseits mit einem ersten Eingang 12 eines Vergleichers 17 in Verbindung. Die Zwischenspeicher 1 bis 3 werden durch Ausgabefreigabe-Signale WsO, Wsl, Ws2 gesteuert, welche von einem Steuerwerk 22 geliefert werden. Ein "l"-Eingang des Multiplexors 5 ist über einen Bus 16 mit dem Ausgang eines Summenregisters 15 verbunden.

Der Ausgang des Multiplexors 5 ist über einen Multiplexor-Ausgangsbus 6, an dem am Ende des Suchverfahrens die Hasch-Funktion h(w) abgreifbar ist, mit Adresseingängen AO ... A7 eines Speichers 7 verbunden. Ueber einen Auswahleingang M, der mit dem Steuerwerk 22 in Verbindung steht, ist der Multiplexor 5 eingangsseitig umschaltbar.

Der assoziative Speicher 7 ist über Steuereingänge A8, A9 und A10 durch das Steuerwerk 22 steuerbar. Ueber Adressausgänge DO ... D7 und einen Speicherausgangsbus 8 steht der Speicher 7 mit dem Eingang eines Addendenregisters 9, einem ersten Eingang 10 eines Addiergliedes 13 und einem zweiten Eingang 12' des Vergleichers 17 in Verbindung. Als Speicher 7 kann ein Speicher in NMOS-Technologie verwendet werden, wie er in: Component Data Catalog der USA-Firma Intel, 1982, S. 2-1 bis 2-8 beschrieben ist.

Der Ausgang des Addendenregisters 9 ist mit einem 2. Eingang 11 des Addiergliedes 13 verbunden. Der Ausgang des Addiergliedes 13 steht über einen Addiergliedausgangsbus 14 mit dem Eingang des Summenregisters 15 in Verbindung. Das Addendenregister 9 ist über einen Takteingang Rl und das Summenregister 15 über einen Takteingang R2 durch das Steuerwerk 22 steuerbar. Bei Eintreffen eines Taktimpulses am Takteingang Rl bzw. R2 wird das eingangsseitig am Addendenregister 9 bzw. am Summenregister 15 anstehende Signal im jeweiligen Register gespeichert, gleichzeitig steht es ausgangsseitig am jeweiligen Register zum Abgriff zur Verfügung.

Der Vergleicher 17 ist ausgangsseitig mit einem J-Eingang eines flankengetriggerten JK-Flip-Flops 19 mit negiertem Löscheingang Cl verbunden. Der Löscheingang Cl und ein Taktsignaleingang C des JK-Flip-Flops 19 sind mit dem Steuerwerk 22 verbunden. Ein geeignetes JK-Flip-Flop der TTL-Bausteinfamilie ist unter der Typenbezeichnung 74 LS 109 aus dem Buch "The TTL Data Book for Design Engineers", 1976, S. 5 - 33 der Firma Texas Instruments bekannt, wobei nur die Hälfte des bekannten Bausteins benötigt wird und der nicht benötigte Preset-Eingang PR auf logisch "1" gesetzt werden muss, um das gewünschte

Verhalten zu erreichen. Ein UND-Glied 20 ist eingangsseitig einerseits an den Q-Ausgang des JK-Flip-Flops 19 und andererseits an einen Endesignal-Ausgang E des Steuerwerks 22 angeschlossen. Am UND-Glied-Ausgang 21 liegt nur dann ein "l"-Signal an, wenn der Vergleicher 17 am Ende des Vergleichsvorganges Gleichheit seiner Eingangssignale feststellt, d.h., wenn der Suchschlüssel w im Speicher 7 gespeichert ist.

Die Funktion des Steuerwerks ist in Tabelle 1 spezifiziert. Die Implementierung ist unkritisch und kann beispielsweise mit einem binären Zähler und einem nachgeschalteten Dekodierer für die Erzeugung der einzelnen Steuersignale erfolgen. St bezeichnet einen Startsignaleingang des Steuerwerks 22.

In der Tabelle 1 bedeuten: X einen irrelevanten Zustand, FF-Clear das Löscheingangssignal Cl von 22, Clock das Taktsignal C von 22 und Ende das Endesignal E von 22. Der Einfachheit halber werden für Signal und Signaleingang bzw. -ausgang dieselben Bezeichnungen verwendet.

Die Pfeile in der Clock-Spalte zeigen an, dass das Taktsignal C unmittelbar zu Beginn des jeweiligen Schrittes von 0 auf 1 wechselt. Die Werte 000 bis 110 in der Spalte A₁₀..A₈ adressieren nacheinander im Speicher 7 die Sp_ei- cherbereiche, in denen die Hasch-Teilfunktionen h₁₀, h_11' h_21' ^h₂₀ und die Adress-Teiltabellen T₀, T₁ und T₂ gespeichert sind.

Die Organisation des Speichers ist in Fig. 3 gezeigt. Der Speicher wird gleichzeitig für die Hasch-Funktionstabellen h und die Adresstabelle T benutzt. Mit den xy gewählten Parametern muss dieser mindestens die Grösse 1792 · 8 bit aufweisen; in der Praxis wird ein Speicher von 2048 · 8 bit gewählt.

Nach dem Anlegen des Suchschlüssels w an die Zwischenspeicher 1 bis 3 und dem Befehl "Start-Vergleich" am Startsignaleingang St von 22 führt das Steuerwerk 22 die Schritte 1 bis 8 aus, entsprechend Tabelle 1. Während des Schrittes 8 zeigt ein "l"-Signal am UND-Glied-Ausgang 21 an, dass w in der Adresstabelle T enthalten ist. Am Multiplexor-Ausgangsbus 6 ist das Resultat der Berechnung der Hasch-Funktion h(w) abgreifbar, entsprechend der Speicherstelle der Adresstabelle T, an welcher ein dem Suchschlüssel w gleiches Datum gespeichert ist.

Die maximale Arbeitsgeschwindigkeit der Adressenvergleichs schaltung ist bei Verwendung von Standardbauelementen wesentlich durch die Zugriffszeit des verwendeten Speicher bausteines bestimmt. Bei einem Aufbau des Multiplexors 5, des Addiergliedes 13, der Register 9 und 15, des Vergleichers 17 und des JK-Flip-Flops 19 mit LS-TTL-Bausteinen und bei einem Speicher mit einer Zugriffszeit von 200 ns werden für einen assoziativen Zugriff um die 2 ms benötigt. Bei Verwendung von schnellen Bauelementen (AS-TTL) und einem Speicher mit einer Zugriffszeit von 50 ns kann die für einen assoziativen Zugriff benötigte Zeit auf 600 ns gesenkt werden.

Das Suchverfahren des perfekten Hashing und die Funktionsweise der zugehörigen Adressenvergleichsschaltung soll an dem folgenden Beispiel verdeutlicht werden. In Tabelle 2 ist eine gewählte Schlüsselmenge W angegeben, welche die Ausgangsbasis für die Berechnung der Tabellen h und T ist.

Die der Schlüsselmenge W gemäss Tabelle 2 zugeordnete Hasch-Funktionstabelle h_10' h_ll' h_20' h₂₁ ist in Tabelle 3 wiedergegeben und die Adresstabelle T mit Adress-Teiltabellen T₀, T₁, T₂ in Tabelle 4. Der einfacheren Darstellung wegen ist die Zahl der Einträge in der Schlüsseltabelle auf 12 (T(0) bis T(11)) beschränkt worden. Die übrigen Elemente T(12) bis T(255) werden nicht benutzt und sind Null gesetzt. Ebenfalls aus Gründen einer einfachen Darstellung ist die Schlüsselmenge so gewählt, dass nur bei Elementen im Bereich von 0 bis 24 der Tabellen h _xy der Eintrag von Null verschieden ist.

Ein Flussdiagramm eines möglichen Algorithmus zur Bestimmung der Tabellen h_xy und T ist in den Fig. 4 - 7 dargestellt. Ziel des Algorithmus ist die Bestimmung der Tabelleninhalte von T_x und h_xy, so dass für alle m Elemente der vorgegebenen Schlüsselmenge W die Bedingung

erfüllt ist, die das perfekte Hasch-Verfahren charakterisiert.

Fig. 4-gibt den Ueberblick des Ablaufs einer Berechnung an. Die Schlüsselmenge W mit den Abschnitten bzw. Polynomkoeffizienten w₀, w₁ und w₂ gemäss Fig. 2, die Anzahl Elemente m von W, sowie die Parameter p und k der verwendeten Hardware-Schaltung werden vorgegeben. Das Programm berechnet zuerst iterativ die Tabellen h_il und h_i0 für i von 1 bis k. Für die Berechnung werden die Hilfstabellen whl und wh0 angelegt, die den entsprechenden Ausschnitt von W in einer geeigneten Form enthalten.

In Fig. 5 ist die Berechnung von wh0 und whl dargestellt. Die Werte von wh0 berechnen sich aus dem bereits bestimmten Teil der Hasch-Funktion h_i(w); in whl wird w_i kopiert. In einem nächsten Schritt werden die Hilfstabellen whl und wh0 sortiert, so dass gilt

Der Sortiervorgang ist nicht im Detail dargestellt; es wird auf die entsprechende Literatur (z.B. N. Wirth, Algorithmen und Datenstrukturen, Teubner 1979) verwiesen.

Die Grössen h0, hl, wh0 und whl werden nur als Hilfsfunktionen bei der Berechnung der Tabellen h _xy gebraucht; sie treten an anderen Stellen und insbesondere in der Hardware-Schaltung nicht auf.

In Fig. 6 ist die Berechnung der Tabelle h_i0 dargestellt. Zuerst werden alle Tabellenwerte mit p initialisiert. Mit dem ersten Eintrag (Position 0) beginnend werden der Reihe nach die einzelnen Werte bestimmt. Für die Bestimmung jedes Tabellenwertes h_i0(j) werden - ausgehend von 0 - die möglichen Werte (der jeweils aktuelle Wert wird durch h0 repräsentiert) der Reihe nach auf Konflikte mit den bisher festgelegten Tabellenwerten (h_i0(0...j-1)) untersucht. Ein Konflikt tritt auf, falls die Ungleichung

nicht erfüllt ist. Für den Test auf Konflikte wird die Ordnung der Tabellen whl und wh0 genutzt, indem davon ausgegangen werden kann, dass alle Elemente mit dem gleichen Wert whl(j) unmittelbar hintereinander liegen. Im Falle eines Konflikts wird h0 um eins erhöht und erneut für alle m Einträge von whl und wh0 getestet. Tritt kein Konflikt auf, so wird der gefundene Wert an der Stelle j in der Tabelle h_i0 eingetragen.

Die Bestimmung der Tabellen h_il erfolgt nach dem Flussdiagramm von Fig. 7. Zuerst wird die Tabelle mit 0 initialisiert. Die einzelnen Werte h_il(whl(j)) werden der Reihe nach für die einzelnen Elemente festgelegt. Dafür wird die geordnete Struktur von whl, wh0 ausgenutzt. Für alle whl(x) mit jeweils gleichem Wert, die aufgrund der Ordnung unmittelbar hintereinander folgen, wird das Minimum und Maximum der entsprechenden Werte h_i0(wh0(x)) bestimmt (Variablen min bzw. max). Der entsprechende Tabelleneintrag berechnet sich nach

Für j = 0 ist hl = 0, andernfalls wird hl nach der Zuweisung des Tabellenwertes auf

gesetzt.

Die Berechnung der Tabellen T_x erfolgt entsprechend der

Ausgangsgleichung für das perfekte Hasch-Verfahren

Die Bestimmung der einzelnen Teiltabellen T_x erfolgt entsprechend dem hinteren Teil des Flussdiagramms von Figur 4 ab j := 0. Für alle m Elemente wird die Gleichung

für j = O...k ausgewertet.

Beispiel 1

Eingabe Suchschlüssel w: 851977

Zerlegung von w in w₀···w₂; w₀ = 9, w_{1 =} 0, w_{2 =} 13 Berechnung der Hasch-Funktion h(w):

Schritt 1, s. Tabelle 1: Wegen Ws0 = 1 gelangt das Polynomkoeffizienten-Signal w₀ = 9 vom Zwischenspeicher 1 über den Polynomkoeffizienten-Bus 4, über den Multiplexor 5 in "0"-Stellung und den Multiplexor-Ausgangsbus 6 an die Adresseingänge AO...A7 des Speichers 7. Aufgrund des Signals 000 an den Steuereingängen A8, A9 und A10 erscheint an den Adressausgängen DO...D7 des Speichers 7 das Signal h₁₀(w₀) = h₁₀⁽⁹⁾ = 1, s. Tabelle 3.

Schritt 2: Am Takteingang Rl des Addendenregisters 9 liegt ein "1"-Signal an, welches die Speicherung seines eingangsseitig anliegenden Signals h₁₀(9) = 1 bewirkt. h₁₀(9) = 1 liegt nun auch am 2. Eingang 11 von 13 an. Wegen Wsl = 1 gelangt das Polynomkoeffizienten-Signal w₁ = 0 vom Zwischenspeicher 2 über den Bus 4, den Multiplexor 5 und den Bus 6 an die Adresseingänge AO...A7 des Speichers 7. Aufgrund des Steuersignals 001 an A8... A10 erscheint an den Adressausgängen DO...D7 von 7 das Signal h₁₁(w₁) = h₁₁(0) = 0. Am Ausgang des Addiergliedes 13 erscheint das Signal h₁(w) - h₁₁(w₁) ⁺ h₁₀(w₀) ^{= 0} + 1 = 1.

Schritt 3: Am Takteingang R2 des Summenregisters 15 liegt ein "l"-Signal an, welches die Speicherung seines eingangsseitig anliegenden Signals h₁(w) - = 1 bewirkt, wodurch dieses Signal ausgangsseitig an 15 zur Verfügung steht. Wegen Ws2 = 1 gelangt das Polynomkoeffizienten-Signal w_{2 =} 13 vom Zwischenspeicher 3 über den Bus 4, den Multiplexor 5 und den Bus 6 an die Adresseingänge AO...A7 des Speichers 7. Auf Grund des Steuersignals 010 an A8, A9, A10 erscheint an den Adressausgängen DO... D7 von 7 das Signal h₂₁(w₂) = h₂₁(13) = 4, s. Tabelle 3.

Schritt 4: Wegen Rl = "1" wird h₂₁(w₂) = 4 im Addendenregister 9 gespeichert, wodurch dieser Wert am 2. Eingang 11 des Addiergliedes 13 anliegt. Wegen M = "1" gelangt das Ausgangssignal h₁ (w) = 1 des Summenregisters 15 über den Bus 16, den Multiplexor 5 und den Bus 6 an die Adresseingänge AO...A7 des Speichers 7. Auf Grund des Steuersignals 011 an A8, A9, A10 erscheint an den Adressausgängen DO...D7 von 7 das Signal h₂₀(h₁) = h₂₀(h₁₁ + h₁₀) = h₂₀(1) = 0, s. Tabelle 3. Am Ausgang des Addiergliedes 13 erscheint die Grösse h(w) +h₂₁(w₂) + h₂₀ (h₁)= 4 + 1= 4.

Vergleich T(h(w)) = w:

Schritt 5: Mit dem Signal Cl = "0" wird das JK-Flip-Flop 19 gelöscht bzw. zurückgesetzt. Wegen R2 = "1" wird h(w) = 4 im Summenregister 15 gespeichert und ausgangsseitig an 15 zur Verfügung gestellt. Wegen M = "1" erscheint h(w) = 4 an den Adresseingängen AO...A7 des Speichers 7. Auf Grund des Steuersignals 100 an A8, A9, A10 steht an den Adressausgängen DO...D7 von 7, am Bus 8 und am 2. Eingang 12' des Vergleichers 17 das Signal T_O(4) = 9 an. Infolge Ws0 = "1" liegt über den Zwischenspeicher 1 und den Bus 4 am 1. Eingang 12 des Vergleichers 17 das Polynomkoeffizienten-Signal w₀ = 9 an und am negierten Ausgang von 17, an der Vergleicherausgangssignalleitung 18 und am J-Eingang des JK-Flip-Flops 19 ein "0"-Signal, entsprechend "Gleichheit" der zu vergleichenden Signale.

Schritt 6: Mit dem Taktsignal C = "f" am JK-Flip-Flop 19 wird, infolge des Signals "0" an dessen J-Eingang, der Q-Ausgang von 19 auf "1" gesetzt. Wegen R2 = "0" und M = "1" steht am Ausgang des Multiplexors 5 noch das Signal h(w) = 4 an. Auf Grund des Steuersignals 101 an A8...A10 erscheint an den Adressausgängen DO...D7 des Speichers 7 und am 2. Eingang 12' des Vergleichers 17 das Signal T₁(4) = 0, s. Tabelle 3. Infolge Wsl = "1" liegt über den Zwischenspeicher 2 und den Bus 4 am 1. Eingang 12 des Vergleichers 17 das Polynomkoeffizienten-Signal w₁ = 0 an und am Ausgang von 17 ein "0"-Signal, entsprechend "Gleichheit" der zu vergleichenden Signale.

Schritt 7: Mit Cl = "1" und C = "_f" bleibt das Q-Ausgangssignal des JK-Flip-Flops 19 unverändert auf "1". Wegen R2 = "0" und M = "l" steht am Adresseingang AO...A7 des Speichers 7 unverändert das Signal h(w) = 4 an. Auf Grund des Steuersignals 110 an A8...A10 erscheint an den Adressausgängen DO...D7 des Speichers 7 und am 2. Eingang 12' des Vergleichers 17 das Signal T₂(4) = 13, s. Tabelle 3. Infolge Ws2 = "1" liegt über den Zwischenspeicher 3 und den Bus 4 am 1. Eingang 12 des Vergleichers 17 das Polynomkoeffizienten-Signal w₂ = 13 an, und am Ausgang von 17 ein "0"-Signal, entsprechend "Gleichheit".

Ergebnis:

Schritt 8: Mit Cl = "1" und C = "f" bleibt das Q-Ausgangssignal des JK-Flip-Flops 19 unverändert auf "1". Infolge des Endesignals E = "1" erscheint am Ausgang 21 des UND-Gliedes 20 ein Gültigsignal "1" mit der Bedeutung, dass der Suchschlüssel w in der Adresstabelle T des Speichers 7 vorhanden ist. Wegen R2 = "0" und M = "1" steht am Multiplexor-Ausgangsbus 6 unverändert das Signal h(w) = 4 an, welches die Position in der Adresstabelle T kennzeichnet. Die Adresstabelle T ist durch die Adress-Teiltabellen T₀, T₁ und T₂ im Speicher 7 repräsentiert. T₀, T₁ und T₂ bilden die Adresstabelle T in der gleichen Weise wie w₀, w₁ und w₂ den Suchschlüssel w darstellen, vgl. Fig. 2.

Beispiel 2

Eingabe Suchschlüssel w :398336

Zerlegung von w in w0···w2 : w0 ₌ 0, w₁ = ²⁰, w₂ ^{= 6} Berechnung der Hasch-Funktion h(w):

Vergleich T(h(w)) = w:

Ergebnis:

==> 398336 ist an Position 2 in der Adresstabelle 4.

Beispiel 3

Eingabe Suchschlüssel w : 398345

Zerlegung von w in w₀...w₂ : w₀ = 9, w₁ = ²⁰, w₂ = ⁶

Berechnung der Hasch-Funktion h(w):

Vergleich T(h(w)) = w:

Ergebnis:

==> 398345 ist nicht in der Adresstabelle 4.