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一种闪存组件错误率调变核编译码速率节省耗电量的方法

阅读：1015发布：2020-06-26

专利汇可以提供一种闪存组件错误率调变核编译码速率节省耗电量的方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种闪存组件错误率调变核编译码速率节省耗电量的方法，包括以下步骤：A、透过系统软件程序与硬件自动管理；B、配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元适时检测数据错误率；C、根据不同区间设定与组件配置,调用不同运算矩阵与运算序列；D、配合控制器运作挑选对应的矩阵来做运算，选用最有效率的编解核运作方式进行计算，本发明配置多组不同行权重的矩阵储存空间,配上有效监测读取数据错误率的单元以适时检测数据错误率,或者根据不同区间设定与组件配置,调用不同运算矩阵与运算序列使编解碼核都可以尽量在最省电模式下运作,达到有效控制主控端产生与校验核的耗电量之效用。，下面是一种闪存组件错误率调变核编译码速率节省耗电量的方法专利的具体信息内容。

权利要求

1.一种闪存组件错误率调变核编译码速率节省耗电量的方法,其特征在于：包括以下步骤：
A、透过系统软件程序与硬件自动管理；
B、配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元适时检测数据错误率；
C、根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列；
D、配合控制器运作挑选对应的矩阵来做运算，选用最有效率的编解核运作方式进行计算。
2.根据权利要求1所述的一种闪存组件错误率调变核编译码速率节省耗电量的方法,其特征在于：所述步骤A主控内部的低密度奇偶校验控制单元控制单元，系统硬件上设有主控芯片，所述主控芯片，所述主控芯片上包括低密度奇偶校验纠错控制器与数据组件控制，所述数据组件控制与数据组件连接。
3.根据权利要求2所述的一种闪存组件错误率调变核编译码速率节省耗电量的方法,其特征在于：所述主控芯片上包括生成矩阵，校验位产生单元，校验矩阵，检查纠错单元。
4.根据权利要求1所述的一种闪存组件错误率调变核编译码速率节省耗电量的方法,其特征在于：所述步骤B系统硬件上包括低密度奇偶校验控制单元控制器，数据组件控制，所述低密度奇偶校验控制单元控制器上包括生成矩阵1，生成矩阵2，校验位产生单元，校验矩阵1，校验矩阵2，检查纠错单元，所述生成矩阵1与生成矩阵2分别与校验位产生单元连接，校验位产生单元与数据组件控制连接，所述校验矩阵1与校验矩阵2分别与检查纠错单元连接，所述检查纠错单元与数据组件控制连接，所述数据组件控制与数据组件连接。

说明书全文

一种闪存组件错误率调变核编译码速率节省耗电量的方法

技术领域

[0001] 本发明涉及闪存组件错误率调变核编译码速率节省耗电量技术领域，具体为一种闪存组件错误率调变核编译码速率节省耗电量的方法。

背景技术

[0002] 现行主控装置之低密度奇偶校验纠错码(LDPC)的校验位产生与校验单元设计, 皆采用单一固定校验矩阵, 配合固定的校验位产生核与数据检查校验核流水线的设计, 也以固定的速率的方式做设计. 如此一来便无法在不同数据错误率的情况下, 有效控制主控端产生与校验核的工作模式, 使其可以节省耗电量。

发明内容

[0003] 本发明的目的在于提供一种在最省电模式下运作, 达到有效控制主控端产生与校验核的耗电量之效的一种闪存组件错误率调变核编译码速率节省耗电量的方法，以解决上述背景技术中提出的问题。

[0004] 为实现上述目的，本发明提供如下技术方案：一种闪存组件错误率调变核编译码速率节省耗电量的方法,包括以下步骤：A、透过系统软件程序与硬件自动管理；
B、配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元适时检测数据错误率；
C、根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列；
D、配合控制器运作挑选对应的矩阵来做运算，选用最有效率的编解核运作方式进行计算。

[0005] 优选的，所述步骤A主控内部的低密度奇偶校验控制单元控制单元，系统硬件上设有主控芯片，所述主控芯片，所述主控芯片上包括低密度奇偶校验纠错控制器与数据组件控制，所述数据组件控制与数据组件连接。

[0006] 优选的，所述主控芯片上包括生成矩阵，校验位产生单元，校验矩阵，检查纠错单元。

[0007] 优选的，所述步骤B系统硬件上包括低密度奇偶校验控制单元控制器，数据组件控制，所述低密度奇偶校验控制单元控制器上包括生成矩阵1，生成矩阵2，校验位产生单元，校验矩阵1，校验矩阵2，检查纠错单元，所述生成矩阵1与生成矩阵2分别与校验位产生单元连接，校验位产生单元与数据组件控制连接，所述校验矩阵1与校验矩阵2分别与检查纠错单元连接，所述检查纠错单元与数据组件控制连接，所述数据组件控制与数据组件连接。

[0008] 优选的，所述步骤C系统主控内部的低密度奇偶校验控制单元运作状况, 未配置多组矩阵与动态矩阵调用机制，低密度奇偶校验控制单元控制器上包括码字编码周期与码字译码周期。

[0009] 优选的，所述步骤C主控内部的低密度奇偶校验控制单元运作状况, 配置多组矩阵与动态矩阵调用机制，低密度奇偶校验控制单元控制器上包括码字编码周期A，码字编码周期B，码字编码周期A，码字编码周期B，码字编码周期B，码字编码周期B，码字译码周期，码字译码周期B，译码周期B，译码周期B，译码周期A，译码周期B。

[0010] 与现有技术相比，本发明的有益效果是：在低密度奇偶校验纠错码的校验位产生与资料校验单元设计, 配置多组不同行权重的矩阵储存空间, 配上有效监测读取数据错误率的单元以适时检测数据错误率, 或者根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列使编解碼核都可以尽量在最省电模式下运作, 达到有效控制主控端产生与校验核的耗电量之效用。
附图说明

[0011] 图1为本发明一个主控内部的低密度奇偶校验控制单元示意图；图2为本发明主控内部的低密度奇偶校验控制单元, 配置多组不同运算矩阵与运算序列示意图；
图3为本发明主控内部的低密度奇偶校验控制单元运作状况, 未配置多组矩阵与动态矩阵调用机制示意图；
图4为本发明主控内部的低密度奇偶校验控制单元运作状况, 配置多组矩阵与动态矩阵调用机制示意图。

具体实施方式

[0012] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0013] 请参阅图1,本发明提供一种技术方案：一种闪存组件错误率调变核编译码速率节省耗电量的方法,包括以下步骤：A、透过系统软件程序与硬件自动管理；
B、配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元适时检测数据错误率；
C、根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列；
D、配合控制器运作挑选对应的矩阵来做运算，选用最有效率的编解核运作方式进行计算。

[0014] 透过系统软件程序与硬件自动管理，主控内部的低密度奇偶校验控制单元控制单元，系统硬件上设有主控芯片在主控芯片在主控芯片上包括低密度奇偶校验纠错控制器与数据组件控制在数据组件控制与数据组件连接，主控芯片上包括生成矩阵，校验位产生单元，校验矩阵，检查纠错单元。

[0015] 配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元适时检测数据错误率，系统硬件上包括低密度奇偶校验控制单元控制器，数据组件控制在低密度奇偶校验控制单元控制器上包括生成矩阵1，生成矩阵2，校验位产生单元，校验矩阵1，校验矩阵2，检查纠错单元在生成矩阵1与生成矩阵2分别与校验位产生单元连接，校验位产生单元与数据组件控制连接在校验矩阵1与校验矩阵2分别与检查纠错单元连接在检查纠错单元与数据组件控制连接在数据组件控制与数据组件连接。

[0016] 根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列，系统主控内部的低密度奇偶校验控制单元运作状况, 未配置多组矩阵与动态矩阵调用机制，低密度奇偶校验控制单元控制器上包括码字编码周期与码字译码周期，主控内部的低密度奇偶校验控制单元运作状况, 配置多组矩阵与动态矩阵调用机制，低密度奇偶校验控制单元控制器上包括码字编码周期A，码字编码周期B，码字编码周期A，码字编码周期B，码字编码周期B，码字编码周期B，码字译码周期，码字译码周期B，译码周期B，译码周期B，译码周期A，译码周期B。

[0017] 实施例1：配合控制器运作挑选对应的矩阵来做运算，选用最有效率的编解核运作方式进行计算，配置不同行权重的校验矩阵代表着不同的指令周期, 但相对也代表着不同的校验能力。

[0018] 当行权重为5, 其码字编解码周期(编解码延迟)高于行权重低(行权重为3)的矩阵，但校验能力高于行权重低(行权重为3)的矩阵。

[0019] 当行权重为3, 其码字编解码周期(编解码延迟)低于行权重高(行权重为5)的矩阵，但校验能力低于行权重高(行权重为5)的矩阵。

[0020] 现行低密度奇偶校验纠错码核运作方式, 大致上皆采用矩阵内有效值循序或编程运算方式, 矩阵内总有效值数量比值约略为行权重比:5:3, 码字编译码指令周期约略为行权重比值5:3, 其运算之数据吞吐率为行权重值之反比3:5. 但校验纠错能力则以行权重高着为优可纠错位数概率 10:7，实际可纠错位元数依照矩阵排列不同而有所不同透过系统软件程序或硬件自动管理, 依照实际运作状况, 配合控制器运作挑选对应的矩阵来做运算, 在错误位数低的需求下尽量使用行权重低的矩阵, 在错误位高的需求下才使用行权重高的矩阵, 选用最有效率的编解核运作方式, 以有效降低主控端产生与校验核的耗电量。

[0021] 本发明的有益效果是：在低密度奇偶校验纠错码的校验位产生与资料校验单元设计, 配置多组不同行权重的矩阵储存空间, 配上有效监测读取数据错误率的单元以适时检测数据错误率, 或者根据不同区间设定与组件配置, 调用不同运算矩阵与运算序列使编解碼核都可以尽量在最省电模式下运作, 达到有效控制主控端产生与校验核的耗电量之效用。

[0022] 尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

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