자기 이방성 강화층과 결정화 장벽층을 포함하는 수직 MTJ 적층{PERPENDICULAR MTJ STACKS INCLUDING MAGNETIC ANISOTROPY ENHANCING LAYER AND CRYSTALLIZATION BARRIER LAYER}

본 발명의 실시 형태들은 메모리 장치, 특히, 스핀 전달 토크형 메모리(STTM) 장치의 자기 터널 접합(MTJ)의 분야에 관한 것이다.

STTM 소자는 터널링 자기 저항(TMR)으로 알려진 현상을 이용하는 비휘발성 메모리 장치이다. 얇은 절연 터널층에 의해 분리된 2개의 강자성층을 포함하는 구조에 있어서, 2개의 자성층의 자화가 평행 배향으로 되어 있을 때가, 그렇지 않은 경우(비-평행 또는 반평행 배향)보다 전자가 터널 층을 통해 터널링할 가능성이 더 많다. 이와 같이, MTJ는 전기 저항의 2개의 상태, 즉 저 저항의 상태와 고 저항의 상태 사이에서 스위칭될 수 있다. 저항의 차이가 클수록, TMR 비(R _AP -R _P /R _P *100, 여기서 R _P 및 R _AP 는 각각, 자화의 평행 및 반 평행 정렬에 대한 저항)가 커지고, 더욱 용이하게 비트가 MTJ 저항 상태와 관련하여 신뢰성있게 저장될 수 있다. 따라서, 주어진 MTJ의 TMR 비는 STTM의 중요한 성능 척도이다.

STTM 소자에 있어서, 전류-유도 자화 스위칭이 비트 상태를 설정하기 위해 사용된다. 하나의 강자성층의 편광 상태는 전류의 인가에 의해 MTJ의 상태가 설정될 수 있게 하는, 스핀 전달 토크 현상을 통해 제2 강자성층의 고정된 편광에 대하여 스위칭된다. 고정 자성층을 통해 전류가 통과하면, 전자의 각 운동량(스핀)은 고정 층의 자화 방향을 따라 편광된다. 이러한 스핀 분극된 전자는 자유 층의 자화에 자신의 스핀 각 운동량을 전달하여 전진하게 한다. 이와 같이, 전류 펄스가, 상이한 기하학, 인접 피닝층, 상이한 보자력(H _C ) 등에 기인하는 높은 임계값 미만으로 있는 한, 자유 자성층의 자화는, 고정 자성층의 자화가 변하지 않고 그대로 유지된 상태에서 소정의 임계값을 초과하는(예를 들면, 약 1 나노 초의) 전류의 펄스에 의해 스위칭될 수 있다.

자기 전극이 수직(기판의 면외) 자화 용이 축을 갖는 MTJ는, 면내 변형보다 높은 밀도의 메모리를 실현하기 위한 전위를 갖는다. 일반적으로, 수직 자기 이방성(PMA)은 자유 자성층이 충분히 얇을 때, MgO와 같은 인접 층에 의해 확립된 계면 수직 이방성의 존재시에 자유 자성층 내에서 달성될 수 있다. 그러나, 이러한 구조는, 메모리 소자의 비휘발성 수명을 상당히 단축시킬 수 있는, 더 큰 열적 불안정성과 관련되어 있다. PMA는 또한, 자유 층에 인접하여 배치된 강한 수직 막에의 결합을 통해 달성될 수 있다. 이러한 구조로 인해 열 안정성이 개선되지만, TMR 비는 결정 불일치로 인해 낮아지는 경향이 있다.

따라서, 높은 TMR 비와 양호한 열 안정성 모두를 달성할 수 있는 형성 기술 및 수직 MTJ 구조가 유리하다.

본 발명의 실시 형태는 예로서 도시되는 것이지, 제한하려는 것은 아니며, 도면과 관련하여 고려할 때 다음의 상세한 설명을 참조하여 완전히 이해될 수 있다:
도 1a는 본 발명의 한 실시 형태에 따른, 수직 STTM 소자의 재료 층 적층의 단면도를 도시한다;
도 1b는 본 발명의 한 실시 형태에 따른, 수직 STTM 소자의 재료 층 적층의 단면도를 도시한다;
도 2a는 한 실시 형태에 따른 STTM 소자 내에 있는, 수직 MTJ의 부분 위에 배치된 자기 이방성 강화층의 확대 단면도를 도시한다;
도 2b는 자유 자성층과, 한 실시 형태에 따른 STTM 소자 내에 있는, 수직 MTJ의 부분과의 사이에 배치된 결정화 장벽층의 확대 단면도를 도시한다;
도 3a는 실시 형태들에 따른, 교환 결합과 결정화 장벽층의 자기 이방성의 함수로서 자화 각도의 플롯을 도시한다;
도 3b는 본 발명의 실시 형태에 따른, 부분 MTJ 적층에 대한 자계의 함수로서 비상한 홀 효과(EHE)의 플롯을 도시한다;
도 3c는 장벽층이 없는 것과 비교해 볼 때 실시 형태에 따른 MTJ와, 자기 이방성 강화층과의 사이에 배치된 결정화 장벽층을 포함하는 수직 MTJ 적층의 TMR 비의 플롯을 도시한다;
도 4는 본 발명의 실시 형태에 따른, 스핀 전달 토크 소자를 포함하는 STTM 비트 셀의 개략도를 도시한다.
도 5는 본 발명의 실시 형태에 따른, 모바일 컴퓨팅 장치 플랫폼의 사시도 및 모바일 플랫폼에 의해 채용된 마이크로 전자 장치의 개략도를 도시한다;
도 6은 본 발명의 한 구현에 따른 컴퓨팅 장치의 기능 블록도를 도시한다.

이방성 강화층 및 결정화 장벽층을 갖는 스핀 전달 토크형 메모리(STTM) 장치가 설명된다. 이하의 설명에서, 다수의 세부 사항들이 제시되지만, 본 발명이 이들 특정 세부 사항 없이도 실시될 수 있다는 것은 당업자에게 명백하다. 일부 경우에, 공지된 방법 및 장치는 본 발명을 불명확하게 하는 것을 피하기 위해, 상세하게 보다는 오히려, 블록도 형태로 도시된다. "한 실시 형태" 또는 "한 실시 형태에서"에 대한 본 명세서 전체에서의 참조는, 실시 형태와 관련하여 기술된 특정한 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시 형태에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 "한 실시 형태에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시 형태를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 기능, 또는 특성이 하나 이상의 실시 형태에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시 형태들이 상호 배타적으로 특정되지 않는다면, 제1 실시 형태는 제2 실시 형태와 조합될 수 있다.

용어 "결합된" 및 "접속된"은 이들의 파생어와 함께, 구성 요소들 사이의 구조적 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이들 용어들은 서로 동의어로서 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시 형태에서, "접속된"은 2개 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉됨을 나타내기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소가 서로 직접 또는 간접(그 사이 다른 삽입 요소가 있는)의 물리적 또는 전기적으로 접촉되고, 및/또는 2개 이상의 요소가 서로 협력하거나 상호 작용함(예를 들면, 원인 결과 관계로서)을 나타내기 위해 사용될 수 있다.

본원에서 사용된 용어 "위에", "아래에", "사이에", 및 "상에"는 다른 층 또는 구성 요소에 대한 하나의 재료 층 또는 구성 요소의 상대적 위치를 말한다. 예를 들어, 하나의 층 위에(상위에) 또는 아래에 배치된 다른 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개입 층을 가질 수 있다. 또한, 2개 층 사이에 배치된 하나의 층은 2개 층과 직접 접촉할 수 있거나 하나 이상의 개입 층을 가질 수 있다. 대조적으로, 제2 층 "위" 제1 층은 제2 층과 직접 접촉한다. 마찬가지로, 달리 명시적으로 언급되지 않는 한, 2가지 특징부 사이에 배치된 하나의 특징부는 인접한 특징부와 직접 접촉할 수 있거나 하나 이상의 개입 특징부를 가질 수 있다.

실시 형태에서, STTM 장치는 결정화 장벽층에 의해 MTJ로부터 분리된 적어도 하나의 자기 이방성 강화층(AEL)을 포함한다. 도 1a는 본 발명의 한 실시 형태에 따라, 이러한 하나의 STTM 소자의 재료 층 적층(101)의 단면도를 도시한다. 재료 층 적층(101)은, 기판 박막 층(100) 위에 형성되는데, 바람직하게는 실리콘 이산화물 또는 비슷한 유전체 등의 비정질이지만, 이에 한정되지 않는다. 적층(101)은 일반적으로, 제1 접촉 금속화(105), MTJ 구조(103), 자기 이방성 강화층(AEL)(120), 이들 사이에 배치된 결정화 장벽층(112), 및 제2 접촉 금속화(130)를 포함한다. 특히, 다른 실시 형태에 따라, 금속화 층(105, 130) 사이에 배치된 재료 층의 순서는, 재료 층 적층(102)의 단면도를 제공하는 도 1b에 도시된 바와 같이 반전될 수 있다. 도 1a에서와 동일한 기능 및 재료 특성을 갖는 도 1b에 도시된 층은, 동일한 참조 번호로 식별된다. 적층(102)에 대해 도시된 바와 같이, AEL(120)은 제1 접촉 금속화(105) 위에 있으며, AEL(120) 위에는 결정화 장벽층(112)이 배치되고, 결정화 장벽층(112) 위에는 MTJ 구조(103)가 배치된다.

접촉 금속화 층(105 및 130)은 각각, STTM 소자의 자기 전극에 전기적으로 접촉하기 위해 동작 가능한 재료 또는 재료의 적층으로 되어 있으며, 이러한 목적을 위해 당해 분야에 공지된 임의의 재료 또는 재료의 적층일 수 있다. 금속화층(105, 130)은 일정 범위의 두께(예를 들어, 5 nm-50 ㎚)를 가질 수 있고, STTM 소자와 상호 접속부 양쪽과의 호환성 계면을 형성하기 위해 다양한 재료를 포함하지만, 예시적인 실시 형태에서, 상호 접속 금속화(105)는 적어도 탄탈륨(Ta) 층(105C)을 포함하고, 추가의 하부 도전성 버퍼가 적어도 하나의 루테늄(Ru) 층(105B) 및 제2 Ta 층(105A)을 더 포함하는 것으로 도시된다. 캡핑 금속화(130)의 경우, 표면에서 산화해도 도전성이 높은 금속은, Cu, Al, Ru, Au 등이 유리하지만, 이에 제한되지 않으며, Ru는 바람직하게는, 양호한 산소의 장벽을 제공하여, MTJ 구조(103) 내에서의 산화 가능성을 감소시킨다.

상기 도시된 바와 같이, 접촉 금속화(105) 위에 배치되어 있는 것은, 고정 자성층(106), 터널링 층(108) 및 자유 자성층(110)을 포함하는 면외 또는 "수직" 이방성 에피택셜 MTJ 구조(103)이다. 일반적으로, 고정 자성층(106)은 고정된 자화 방향을 유지하기에 적합한 재료 또는 재료들의 적층으로 구성되지만, 자유 자성층(110)은 자기적으로 더 소프트한 재료 또는 재료의 적층으로 구성되어 있다(즉, 자화는 고정된 층에 대해 평행 및 반 평행 상태로 쉽게 회전할 수 있다). 터널링 층(108)은, 다수 스핀의 전류가 층을 통과하게끔 허용하지만, 소수 스핀(즉, 스핀 필터)의 전류를 방해하기에 적합한 재료 또는 재료들의 적층으로 구성된다. 이는 MTJ 소자의 터널링 자기 저항을 향상시킨다.

예시적인 실시 형태에서, MTJ 구조(103)는 (001) 면외 조직(texture)과 MgO 터널링 층(108) 및 CoFeB 층(106, 110) 모두를 갖는, CoFeB/MgO 시스템을 기반으로 하고, 여기서 조직은 MTJ 구조의 층 내에서의 결정학상 배향의 분포를 의미한다. 본 명세서에서 설명된 실시 형태에 있어서, CoFeB/MgO/CoFeB 구조(103)의 결정의 높은 비율은, 적어도 100%의 TMR 비를 위한 양호한 (001) 면외 배향(즉, 조직의 정도가 높은)을 갖는다. 한가지 유리한 CoFeB/MgO 실시 형태에서, (001) 배향 CoFeB 자성층(106, 108)은, Co20Fe60B20 등, 철이 풍부한(iron-rich) 합금(즉, Fe>Co)이지만, 이에 제한되지는 않는다. 이러한 한가지 실시 형태에서, 상기 고정 및 자유 자성층 둘 다는, 성막 당시 상태의(as-deposited) 비정질 또는 등방성(비-조직) 재료 상태로부터 원하는 bcc (001) 조직으로 전이하기 위해 상승된 온도(즉, 어닐링)에서 발생하는 고상 에피택셜 공정 중에 발생하는 B의 일부 손실이 있는 Co20Fe60B20의 성막 당시 상태의(as-deposited) 조성물을 갖는다. 이와 같이, 자성층(106 및 110)은 ~20%의 붕소를 갖는 것으로 가장 특징 지워진다. 균등한 소량의 코발트와 철을 갖는 다른 실시 형태도 가능하며(예를 들면, Co40Fe40B20), 철의 양이 더 적은 것이 가능하다(예를 들면, Co70Fe10B20). 또 다른 실시 형태에서, 터널링 층(108) 조성물은 적당한 조직 템플릿 역할을 하지만, MgO 이외의 것, 예를 들면 알루미늄 산화물(AlOx)이다.

터널링 층(108)은 2 ㎚까지의 두께를 가질 수 있지만, 주어진 디바이스 영역에 대한 저항은 일반적으로 터널링 층 두께에 따라 기하급수적으로 증가한다. 예시적인 MgO 실시 형태에서, 1 nm 미만의 두께는 유리하게 낮은 저항을 제공하고, 1 nm와 1.3 nm 사이의 두께도 허용 가능한 낮은 저항을 제공한다. 고정 자성층(106)의 두께는, 예를 들어 1 nm와 2 nm 사이에서 상당히 달라질 수도 있다. 실시 형태에서, 자유 자성층(110)의 두께는 1 nm 초과(예를 들면, 적어도 1.1 nm)이고, 자유 자성층(110)의 예시적인 철이 풍부한 CoFeB 실시 형태는 1.3 nm와 2 ㎚ 사이의 두께를 갖는다. 이러한 더 큰 두께는 자유 자성층(110)의 열적 안정성을 향상시켜, 더 작은 두께(예를 들면, 계면 이방성만을 의존하는 그러한 시스템에 대해서는, 1 nm, 또는 그 미만)의 자유 자성층에 대한 STTM 소자의 비휘발성 수명을 더 길게 할 수 있다.

예시적인 실시 형태에서, MTJ 구조(103)는 접촉 금속화(105) 바로 위에 배치되어 있지만(예를 들면, Ta 층 바로 위에 CoFeB 고정 자성층(106)을 갖는), 이는 MTJ 적층이, 본 발명의 실시 형태들의 범위로부터 벗어나지 않고도, 터널링 층(108) 아래에서 상당히 변할 수 있다는 점에 주목해야 한다. 예를 들어, 하나 이상의 중간 층이 고정 자성층(106)과 인접한 접촉 금속화(105) 사이에 배치될 수 있다. 예를 들면, 이에 제한되지는 않지만, 이리듐 망간(IrMn) 또는 백금 망간(PtMn) 등의 반 강자성층, 또는 그러한 반 강자성층을 포함하며 고정 자성층(106)과 SAF와의 사이에 개재되는, Ru에 제한되지 않지만, 이러한 Ru 등의 비자성 스페이서 층을 갖는 다른 강자성층(예를 들면, CoFe)에 인접한, 합성 반 강자성(SAF) 구조는, 고정 자성층(106)의 계면을 피닝하는(예를 들어, 교환-바이어스 결합을 통해) 등, 다양한 목적을 위해 제시될 수 있다. 터널링 층 아래의 MTJ 적층 변동시에 다른 변동의 예로서, 고정 자성층(106)은 상기 터널링 층(108)과의 계면에 반 금속 재료(예를 들어, 호이슬러 합금)를 더 포함할 수 있다.

본 발명의 실시 형태에 따르면, 적층(101)은 AEL(120)을 더 포함한다. AEL(120)는 본 명세서의 다른 곳에서 설명된 더 큰 두께(즉, 1 ㎚를 초과)의 자유 자성층(110) 내에서의 면외 정렬을 촉진하기 위해 자유 자성층(110)에 결합하는 재료 층 또는 재료 층의 적층(도 1a에 점선으로 표시)일 수 있다. 예를 들어, 하나의 바람직한 실시 형태에서, AEL(120)은 1.3 nm와 2.0 nm 사이의 두께를 갖는 철이 풍부한 CoFeB 자유 자성층(110) 내에서의 면외 정렬을 촉진한다.

도 2a는 실시 형태에 따른 STTM 소자에 이용되는, 수직 MTJ 적층의 부분 위에 배치된 다층 자성 AEL(120)을 포함하는 예시적인 재료 적층(201)의 확대 단면도를 도시한다. 도 2a에 도시된 바와 같이, AEL(120)은 자성 재료 층(121)과 비자성 재료 층(122) 사이에서 교호하는 이중 층이다. 다층 AEL(120)의 각 이중 층 A, B, C, D, 및 E는 다섯 번의 반복 또는 주기 동안 한 번의 반복을 나타내지만, 그러한 이중 층 AEL은 2 내지 20 회의 반복을 포함할 수 있다. 실시 형태에서, 자성 재료 층(121)은, 이에 국한되지는 않지만, Co, Ni, Fe, 또는 그의 합금 등의 강자성 재료로 구성될 수 있는데, 그 예시적인 실시 형태는 Co가 된다. 각각의 자성 재료 층(121A, 121B) 등의 두께는 0.2 내지 2 ㎚ 사이의 범위일 수 있다. 비자성 재료 층(122)은, 비자성 금속, 바람직하게는, 이에 국한되지는 않지만 팔라듐(Pd), 백금(Pt), Ru, Au, 또는 Ir 등의 귀금속으로 구성될 수 있는데, 본 예시적인 실시 형태는 Pd이다. 비자성 재료 층(122A, 122B) 등 각각의 두께는 일반적으로 2 ㎚보다 작고, 보다 구체적으로는 예시적인 Pd 실시 형태에 대해서는 0.2 ㎚와 2 nm의 사이에 있다. AEL(120)을 갖는 재료 층은, fcc (111) 배향을 갖는 AEL(120) 내에서 하나 이상의 층으로 변형될 수 있다.

발명자는 AEL(120)의 존재가 자유 자성층(110)의 면외 이방성을 바람직하게는 향상시키는 동시에, 자유 자성층(110) 내의 결정 조직은, AEL(120)의 부재시 템플릿으로서 터널링 층(108)에 정렬하기보다는, AEL(120) 내의 층의 결정 격자에 정렬하는 경향이 있음을 발견했다. AEL(120)로부터의 이러한 템플레이팅은 주어진 적층의 TMR 비를 불리하게 감소시킨다. AEL 내의 비자성층 재료가 일반적으로 fcc (111) 배향을 갖기 때문에, 예시적인 실시 형태에서, 자성 재료 층(121)은 자유 자성층(110)에 가장 근접하여 성막(즉, 비자성 재료 층(122) 이전에 성막)되는데, 이는 면외 이방성에 대하여 비자성 재료의 유해한 효과를 감소시키는 것으로 밝혀졌다. 도 2a에 도시된 바와 같이, 자성 재료 층(121A)은 결정화 장벽층(112) 바로 위에 성막된다.

본 발명의 실시 형태에서, STTM 소자 층 적층(101)은 AEL(120)과 자유 자성층(110) 사이에 결정화 장벽층(112)을 더 포함한다. 결정화 장벽층(112)의 한가지 기능은 자유 자성층(110)과 터널 층(108) 사이의 결정 정렬을 향상시키는 것이다. 적절한 미세 구조(microstructure)로 되었을 때 결정화 장벽층(112)의 삽입은, 달리 결정화 장벽의 부재시에 발생하는 것보다, 예시적인 MgO 터널링 층(108)과 철이 풍부한 CoFeB 자유 자성층(110) 사이에서 훨씬 더 나은 입자 정렬을 촉진하는 것으로 밝혀졌다. 이론에 제한되지 않지만, 현재는, 결정화 장벽은, 특히 비자성 fcc 재료가 AEL(120) 내에 먼저 성막되는 경우에, AEL(120)의 자유 자성층의 템플레이팅을 감소 또는 방지한다고 생각된다. 실시 형태에서, 결정화 장벽층(112)은 CoFeB 자유 자성층(110) 내에서 bcc (001) 구조를 최상으로 촉진하기 위해 bcc 또는 비정질 구조 중 어느 하나를 갖는다. 장벽은 적어도, 장벽이 비정질인 경우에도, 그리고 터널링 층에 의해 제공된 것(예를 들어, MgO) 이외에, bcc (001)가 제2 템플레이팅 표면으로서 더 작용할 수 있는 경우, 상충하는 결정화를 감소시킨다.

또 다른 실시 형태에서, 결정화 장벽층(112)은, 자유 자성층(110) 내에서 PMA를 달성하기 위해 자유 자성층(110)과 AEL(120) 사이에 충분한 직접 또는 간접의 자기 결합을 제공하는 재료, 또는 재료의 적층으로 되어 있다. 바람직한 실시 형태에서, 결정화 장벽층(112)은 또한, 성막 후 어닐링 중에 붕소를 바람직하게 흡수함으로써, 자유 자성층(110)과 터널링 층(108)과의 사이의 계면(예를 들면, CoFeB/MgO 계면)에서 붕소의 존재를 감소시키기 위해, 붕소의 우수한 용해도를 제공하고 및/또는 낮은 붕소 합금의 온도를 제공하는 재료로 되어 있는데, 이는 다시 자유 자성층(110)의 고상 에피택시 동안 최적의 결정화를 촉진하도록 이론화된다. 이와 같이, 실시 형태에서, 붕소의 검출가능 레벨은 장벽층의 성막 당시 상태의(as-deposited) 조성물이 없는 경우에도 결정화 장벽층(112) 내에 존재한다. 실시 형태에서, 성막 당시 상태의(as-deposited) 결정화 장벽층(112) 조성물은, Ta, Ru, 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 니오븀(Nb), 또는 크롬(Cr) 중 적어도 하나를 포함한다. 소정의 그러한 실시 형태에서, 결정화 장벽층(112)은, Ta, Ru, 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 니오븀(Nb), 또는 크롬(Cr) 중 하나로 구성되는데, Ta가 중간 어닐링 온도(예를 들어, 300-350 ℃)에서 비교적 높은 붕소 용해도를 갖는 유리한 실시 형태이다.

일반적으로, 결정화 장벽층(112)의 두께는 결정화 장벽층(112)의 교환 결합 강도(Jex)뿐만 아니라, 주어진 면외 자화 각도(90 °수직)에 대해 더 큰 장벽층의 두께를 가능하게 하는 더 높은 Jex(mJ/m2) 및 더 높은 Ku(MJ/m3)를 갖는 AEL(120)의 일축 이방성(Ku)에 의존한다. 높은 스핀 궤도 결합을 갖는 재료로 구성된(일반적으로 높은 원자 번호의 요소로 구성된) 장벽층은, 높은 스핀 궤도 결합이 교환 결합 강도를 감소시키기 때문에, 낮은 스핀 궤도 결합을 가진 것보다 더 얇은 것으로 예상될 수 있다. 이는, 도 3a에 도시될 수 있는데, 여기서는 상이한 교환 결합 강도(-1 -1.5, 및 -2.5 mJ/m2의 Jex)의 장벽층 재료에 대한 CoFeB 내의 자화의 각도(M)(90도 수직)는 일축 이방성(Ku)의 함수로 그려진다. 이러한 시뮬레이션은 CoFeB(1.6 nm)와 AEL 간의 상이한 교환 결합 강도에 대한 CoFeB의 자화 각도를 산출함으로써 장벽층 두께의 효과를 보여준다. 교환 결합 강도는 장벽의 두께가 증가함에 따라 감소하는 것으로 알려져 있다. 플롯은 또한, 2MJ/m3보다 더 큰 AEL의 단축 이방성(Ku)이, CoFeB의 자화가 완전히 수직인 것을 보장함을 보여준다.

명세서의 다른 곳에서 설명된 예시적인 장벽 재료를 이용한 실시 형태에서, 장벽 두께는 0.1 nm와 1.3 nm 사이에 있다. 도 3b는, 부분적 MTJ 적층에 대한 자계의 함수로서 특별한 홀 효과(EHE)로 인한 저항의 플롯을 도시하는데, 이는 예시적인 Ta 결정화 장벽층(112)에 대한 두께의 효과를 설명한다. EHE 측정의 경우, MgO의 1 nm 층 위에 CoFeB의 1.2 nm 층을 포함하는 부분적 MTJ 적층은, 실리콘 이산화물 기판 층 위에 배치된다. CoFeB는, 0.3 nm, 0.7 nm 및 1.0 nm의 두께를 갖는 예시적인 Ta 장벽층에 의해, 0.3 nm Co 및 1.0 nm Pd의 5개의 이중 층으로 구성된 AEL로부터 분리된다. 1.0 nm 처리에 대해 도시된 바와 같이, 루프는 AEL에의 결합 손실과 관련된 CoFeB 층 내의 면내 자화의 존재를 나타내는 상당한 상향 경사(312)를 표시한다. 그러나, 0.7 nm Ta 장벽층의 두께는, 더 높은 면외 이방성을 나타내는 양호한 사각형, 및 여전히 약간 더 양호하게 나타나는 0.3 nm Ta를 표시한다. 이와 같이, 결정화 장벽층(112)의 예시적인 Ta 실시 형태에서, Ta 장벽층의 두께는 0.7 nm, 또는 그 이하이다. 다른 장벽 재료는 물론, AEL에의 결합이 불충분하게 되는 경우에 다른 임계 두께와 연관될 수 있다.

AEL(120)의 불리한 템플레이팅을 방해하기 위해서, 결정화 장벽층(112)은, 원하는 어닐링 후 구조(예를 들면, CoFeB bcc (001) 조직)를 촉진하는 미세 구조를 갖는 자유 자성층(110)과 접촉하는 계면을 단지 제공하기만 하면 되므로, 장벽 두께는 최소화될 수 있다. 그러나, 특정 실시 형태에서, 장벽층의 두께는, 붕소를 싱크시키도록 장벽층 벌크의 능력을 향상시키기 위해서, 자유 자성층(110)의 면외 이방성의 정도만큼 제한된(즉, AEL에의 결합에 의해 제한된) 정도로 최대화된다. 이와 같이, Ta 장벽 실시 형태에서, 0.7 nm의 실시 형태는, 0.3 nm의 실시 형태보다 더 많은 붕소를 흡수하는 능력을 갖는다는 점에서 유리할 수 있다.

장벽층은 여러 메커니즘(예를 들어, 계면 템플릿 및 벌크 붕소 흡수)을 통해 자유 자성층(110) 내에서 원하는 결정화를 촉진할 수 있기 때문에, 또 다른 실시 형태에서, 결정화 장벽층(112)은, 장벽의 계면 및 벌크 속성의 개별 최적화에 잘 맞는 다층 적층이다. 도 2b는, 자유 자성층(110) 위에 배치된 제1 결정화 장벽층(112A)과 상기 제1 결정화 장벽층(112A) 위에 배치된 제2 결정화 장벽층(112B)으로 더 나누어진 결정화 장벽층(112)을 포함하는 재료 적층(202)의 확대 단면도를 도시한다. 제1 결정화 장벽층(112A)의 경우, 유리한 계면 미세 구조가 유용하고, 결정화 장벽층(112)의 맥락에서 본 명세서의 다른 부분에서 설명된 임의의 재료(예를 들면, Ta)가 이러한 일단에 이용될 수 있다. 제1 결정화 장벽층(112A)의 두께는 더욱 바람직하게 최소화될 수 있다.

제2 결정화 장벽층(112B)의 경우, 붕소 흡착에 대한 유리한 벌크 속성은, 제1 결정화 장벽층(112A)보다 낮은 스핀 궤도 결합을 더 갖는 이들 재료가, 제2 장벽층(112B)의 더 큰 두께를 허용하여, 붕소의 흡수를 더 크게 한다는 점에서 매우 유리하기 때문에 유용하다. 실시 형태에 있어서, 제2 결정화 장벽층(112B)은 제1 결정화 장벽층(112A)의 두께와 적어도 동일한 두께를 갖는다. 다층 장벽의 두께의 합은 단일 재료 층의 결정화 장벽 실시 형태보다 클 수 있다. 예를 들어, Ta로 구성된 단일 재료 층 장벽이 0.7 nm 정도까지 층 두께가 제한될 수 있는 반면(도 3a에 도시된 바와 같이), 다층 실시 형태에서는, 여전히 0.7 nm의 Ta 장벽층에 대한 도 3a에 도시된 면외 이방성의 레벨을 달성하면서, 0.4 ㎚보다 큰 두께(예를 들면, 0.6-0.8 nm)의 제2 장벽층은 0.3 nm(또는 그 이하)의 두께를 갖는 Ta의 제1 결정화 장벽층(112A) 위에 성막될 수 있다. 자유 자성층 계면으로부터 먼 쪽에 있는 제2 결정화 장벽층(112B)의 재료(들)는, 붕소(자유 자성층(110)의 고상 에피택시를 향상시키는)를 싱크시킬 수 있는 것이 되도록 더 큰 자유도를 갖고, 최적의 계면 미세 구조를 제공하는 재료에서보다 더 낮은 스핀 궤도 결합을 잠재적으로 보유한다. 일반적으로, 제2 결정화 장벽층(112B)은, 붕소와 상당히 잘 합금하는 소정의 전도성 재료, 바람직하게는 낮은 질량수의 재료로 구성될 수 있다. 실시 형태에 있어서, 제2 결정화 장벽층(112B)은, 이에 국한되지는 않지만, fcc, hcp, 또는 정방형 구조 등, bcc 또는 비정질 구조 이외의 구조를 갖는다. 예시적인 실시 형태에서, 제2 결정화 장벽층(112B)은 Cu, V, Cr, Rh, Ir, Ru를 포함한다.

도 3c는, 장벽층이 결여된 MTJ 적층과 비교해 볼 때, 한 실시 형태에 따른 AEL과 MTJ와의 사이에 배치된 장벽층을 포함하는 수직 MTJ 적층에 대한 TMR 비의 플롯을 나타낸다. 정규화 TMR 비(%)는, Ta 장벽층의 존재를 제외하고는 실질적으로 동일한 2개의 MTJ 적층에 대한 밀리 테슬라(mT) 단위의 자계의 함수로서 플롯된다. 도시된 바와 같이, 예시적인 철이 풍부한 CoFeB/MgO/CoFeB/[Co/Pd]x5 적층에 있어서는, CoFeB와 [Co/Pd]x5 사이의 0.3 nm Ta 장벽의 첨가는 ~100%만큼 TMR을 향상시킨다.

예시적인 실시 형태에서, 적층(101, 102, 201, 및 202)은, 전부 물리 기상 성막(PVD)을 통해 형성된다. 공동 스퍼터 및 반응성 스퍼터링 중 하나 이상의 공정은, 본원에 설명된 다양한 층 조성물을 형성하기 위해 본 기술 분야에서 공지된 역량으로 이용될 수 있다. 적층(101, 102, 201, 또는 202) 내의 하나 이상의 층(예를 들면, 모든 층)이 성막된 후, 어닐링은 터널링 층(108)(예를 들면, MgO)의 템플릿 결정도에 후속하는 자유 자성층(110)의 고상 에피택시를 촉진하기 위해 업계에 공지된 소정의 조건하에서 수행된다. 어닐링 온도, 기간, 및 환경은 250 ℃, 또는 그 이상에서 어닐링을 수행하는 특정 실시 형태에 따라 달라진다. 이는 제조를 위한 단계가, 임의의 적층(101, 102, 201, 및 202), 또는 그 내부의 재료 층의 서브 세트를 이용하는 STTM 소자의 설계와 상호 접속을 완성하기 위해 마이크로 전자 부품 제조에 공동으로 채택된 리소그래피, 에칭, 박막 성막, 평탄화(예를 들면, CMP), 및/또는 임의의 다른 처리 등의 표준 마이크로 전자 제조 공정을 더 포함하는 것으로 이해된다.

도 4는 본 발명의 실시 형태에 따라, 스핀 전달 토크 소자(610)를 포함하는 스핀 전달 토크형 메모리 비트 셀(600)의 개략도를 도시한다. 스핀 전달 토크 소자(610)는, 자유 자성층 금속화(612); 자유 자성층 금속화(611)에 인접하여 그 사이에 자기 이방성 강화층(612)과 장벽층(613)이 배치되어 있는 자유 자성층(614); 고정 자성층(618)에 인접한 고정 자성층 금속화(616); 및 자유 자성층(614)과 고정 자성층(618) 사이에 배치된 터널링 층(622)을 포함하여, MTJ 구조(626)를 완성한다. 제1 유전체 소자(623) 및 제2 절연 소자(624)는, 고정 자성층 전극(616), 고정 자성층(618) 및 터널링 층(622)에 인접하여 배치된다. 고정 자성층 전극(616)은 비트 라인(632)에 전기적으로 접속된다. 자유 자성층 전극(6112)은 트랜지스터(634)에 접속된다. 트랜지스터(634)는, 당해 기술 분야의 통상적인 임의의 방식으로, 워드 라인(636) 및 소스 라인(638)에 접속된다. 스핀 전달 토크형 메모리 비트 셀(600)은, 스핀 전달 토크형 메모리 비트 셀(600)의 동작을 위한, 고상 비휘발성 메모리 장치의 당업자에 의해 이해되는 바와 같이, 추가의 판독 및 기입 회로(도시않음), 감지 증폭기(도시않음), 비트 라인 레퍼런스(도시않음) 등을 더 포함할 수 있다. 복수의 스핀 전달 토크형 메모리 비트 셀(600)은, 메모리 어레이(도시않음)를 형성하기 위해 서로 동작가능하게 연결될 수 있는데, 여기에서 메모리 어레이는 비휘발성 메모리 장치 내에 포함될 수 있다는 것을 이해해야 한다.

도 5는 본 발명의 실시 형태에 따라, 이동 컴퓨팅 장치 플랫폼(700)의 사시도, 및 모바일 플랫폼에 의해 채용된 마이크로 전자 소자(710)의 개략도(721)를 도시한다. 이동 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송의 각각에 대해 구성된 임의의 휴대용 장치일 수 있다. 예를 들어, 이동 컴퓨팅 장치 플랫폼(700)은 태블릿, 스마트 폰, 랩톱 컴퓨터 등에서 임의의 것일 수 있으며, 예시적인 실시 형태에서 터치 스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), 칩-레벨(SoC) 또는 패키지-레벨의 통합된 마이크로 전자 소자(710), 및 배터리(713)를 포함할 수 있다.

집적 소자(710)는 또한 확장 뷰(720)로 도시되어있다. 예시적인 실시 형태에서, 소자(710)는 적어도 하나의 프로세서 칩(예를 들어, 멀티 코어 마이크로 프로세서 및/또는 그래픽 프로세서 코어(730, 731)) 및 적어도 하나의 메모리를 포함한다. 실시 형태에서, 본 명세서의 다른 곳에서 더 상세히 설명된(예를 들면, 도 1a, 도 4 등), STTM(732)는, 소자(710) 내에 통합된다. 소자(710)는 또한, 전력 관리 집적 회로(PMIC)(715), 광대역 RF(무선) 송신기 및/또는 수신기를 포함하는(예를 들어, 송신 경로에는 전력 증폭기를, 그리고 수신 경로에는 저잡음 증폭기를 더 포함하는 디지털 베이스밴드 및 아날로그 프론트 엔드 모듈을 포함하는) RF(무선) 집적 회로(RFIC)(725), 및 그 제어부(711) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(500)에 결합된다. 기능적으로, PMIC(715)는 배터리 전원 조정, DC-DC 변환 등을 수행하며, 따라서 배터리(713)에 결합된 입력과, 다른 모든 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 더 설명되었듯이, 예시적인 실시 형태에서, RFIC(725)는, 이에 제한되지는 않지만, 와이파이(IEEE 802.11 패밀리), 와이맥스(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 및 그의 유도체를 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것뿐만 아니라, 3G, 4G, 5G, 및 그 이후로 지정되는 임의의 다른 무선 프로토콜을 구현하기 위해 제공하는 안테나에 연결된 출력을 갖는다. 구현에 있어서, 이들 각 모듈은, SoC로서의 단일 칩 위에, 패키징 소자(710)의 패키지 기판에 결합된 별도의 IC 위에, 또는 보드 레벨에서 통합될 수 있다.

도 5는 본 발명의 한 실시 형태에 따른 컴퓨팅 장치(1000)의 기능 블록도이다. 컴퓨팅 장치(1000)는, 예를 들어, 플랫폼(700) 내부에 발견될 수 있고, 또한 이에 국한되지는 않지만, 프로세서(504)(예를 들어, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(1006) 등의 다수의 컴포넌트를 호스팅하는 보드(1002)를 더 포함한다. 실시 형태에서, 적어도 프로세서(504)는, 본 명세서의 다른 곳에서 설명된 실시 형태에 따른 MTJ 적층을 더 포함하는 STTM과 통합된다(예를 들면, 온-칩). 프로세서(504)는 물리적으로 및 전기적으로 보드(1002)에 결합된다. 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 그 전자 데이터를 변환하기 위해 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.

일부 구현에서, 적어도 하나의 통신 칩(1006)은 또한 물리적으로 및 전기적으로 보드(1002)에 결합된다. 추가적인 구현에서, 통신 칩(1006)은 프로세서(504)의 일부이다. 그 적용예에 따라, 컴퓨팅 장치(1000)는, 보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는, 이에 국한되지는 않지만, 휘발성 메모리(예를 들면, DRAM), 플래시 메모리 또는 STTM 등의 형태의 비휘발성 메모리(예를 들면, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 터치 스크린 디스플레이, 터치 스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(GPS) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(예를 들면, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함한다.

통신 칩(1006) 중 적어도 하나는 컴퓨팅 장치(1000)에 대한 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는, 비 고체 매체를 통해 변조된 전자기 방사를 사용함으로써 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 이용될 수 있다. 상기 용어는 비록 일부 실시 형태에서 그렇지 않을 수도 있지만, 관련 장치들이 어떠한 와이어도 포함하지 않는 것을 의미하지는 않는다. 통신 칩(1006)은, 이에 한정되지는 않지만, 본 명세서의 다른 부분에서 설명된 것들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은, 와이파이 및 블루투스 등의 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등 장거리 무선 통신에 전용될 수 있다.

따라서, 본 발명의 하나 이상의 실시 형태는 일반적으로 마이크로 전자 메모리의 제조에 관한 것이다. 마이크로 전자 메모리는 전원이 공급되지 않는 경우에도 저장된 정보를 메모리가 유지할 수 있는, 비휘발성일 수 있다. 하나 이상의, 본 발명의 실시 형태들은 비휘발성 마이크로 전자 메모리 장치를 위한 스핀 전달 토크형 메모리 소자의 제조에 관한 것이다. 이러한 소자는, 비휘발성을 위한, 또는 내장 동적 랜덤 액세스 메모리(eDRAM)의 대체로서, 내장형 비휘발성 메모리 내에 이용될 수 있다. 예를 들어, 그러한 소자는 주어진 기술 노드 내의 경쟁력 있는 셀 크기로 1T-IX 메모리(X = 캐패시터 또는 저항기)에 사용될 수 있다.

실시 형태에서, 수직 자기 터널링 접합(MTJ)은, 수직 자기 이방성을 갖는 자유 자성층; 고정 자성층; 자유 자성층과 고정 자성층 사이에 배치된 터널링 층; 터널링 층에 대향하는 자유 자성층의 측면에 배치된 자기 이방성 강화층; 및 자기 이방성 강화층과 자유 자성층 사이에 배치된 결정화 장벽층을 포함한다. 실시 형태에서, 결정화 장벽층은 자유 자성층과 직접 접촉하고 자기 이방성 강화층과는 다른 미세 구조를 갖는다. 실시 형태에서, 자유 자성층 및 터널링 층은 (001) 결정 조직을 갖는데, 여기에서 자기 이방성 강화층은 (111) 결정 조직을 갖는 재료 층을 포함하고, 결정화 장벽층은 자유 자성층과의 계면을 형성하는, 비정질 미세 구조, 또는 (001) 결정 조직을 갖는 재료 층을 포함한다. 실시 형태에서, 장벽층은, Ta, Ru, W, V, Mo, Nb, 또는 Cr 중 적어도 하나를 포함한다. 실시 형태에서, 장벽층은 붕소를 더 포함한다. 실시 형태에서, 장벽층의 두께는 0.1 nm와 1.3 nm 사이이다. 실시 형태에서, 자기 이방성 강화층은 자성 및 비자성 재료 층의 적층을 포함하고, 적층의 자성층은 적층의 임의의 비자성 재료 층보다 자유 자성층에 더 근접하여 있다. 실시 형태에서, 터널링 층은 MgO 또는 AlOx를 포함하는데, 여기에서 자유 자성층은 1.0 nm 초과의 두께를 갖는 철이 풍부한 CoFeB를 포함하고, 적층의 비자성 재료 층은 Pd, Pt, Ru, Au, 또는 Ir 중 적어도 하나를 포함하고, 적층의 자성 재료 층은 Co, Ni 또는 Fe 중 적어도 하나를 포함한다. 실시 형태에서, 결정화 장벽층은 자유 자성층과의 계면을 형성하는 재료 층의 것과는 다른 조성을 갖는 제2 재료 층을 더 포함한다.

실시 형태에서, 비휘발성 메모리 장치는, 제1 전극; 상기 제1 전극 위에 배치된 고정 자성층; 상기 고정 자성층 위에 배치된 CoFeB를 포함하는 자유 자성층- 상기 자유 자성층은 (001) 결정 조직을 갖고, 1.0 nm보다 큰 두께를 가짐-; 상기 자유 자성층과 상기 고정 자성층 사이에 배치된 (001) 결정 조직을 갖는 터널링 층; 상기 터널링 층에 대향하는 상기 자유 자성층의 측면에 배치된 (111) 결정 조직을 갖는 재료 층을 포함하는 자기 이방성 강화층; 상기 자기 이방성 강화층과 상기 자유 자성층 사이에 배치된 결정화 장벽층- 상기 결정화 장벽층은 상기 자유 자성층과의 계면을 형성하는 비정질 미세 구조, 또는 (001) 결정 조직을 갖는 재료 층을 포함함-; 상기 자기 이방성 강화층 위에 배치된 제2 전극; 및 상기 제1 또는 제2 전극, 소스 라인 및 워드 라인에 전기적으로 접속된 트랜지스터를 포함한다. 실시 형태에서, 자기 이방성 강화층은 자성 및 비자성 재료 층의 적층을 포함하고, 상기 적층의 자성층은 상기 적층의 임의의 비자성 재료 층보다 상기 자유 자성층에 더 근접하여 있다. 실시 형태에서, 장벽층은 Ta, Ru, W, V, Mo, Nb, 또는 Cr 중 적어도 하나를 포함하고, 0.1 nm와 1.3 nm 사이의 두께를 갖는다. 실시 형태에서, 결정화 장벽층은 Ta 및 B를 포함하고, 0.7 nm 미만의 두께를 갖는다. 실시 형태에서, 결정화 장벽층은 상기 자유 자성층과의 계면을 형성하는 재료 층의 것과는 다른 조성을 갖는 제2 재료 층을 더 포함한다.

실시 형태에서, 수직 자기 터널링 접합(MTJ)을 형성하는 방법은, (001) 결정 조직을 갖는 유전체 터널링 층을 성막하는 단계; 상기 터널링 층 위에 비정질 CoFeB 자유 자성층을 성막하는 단계; 상기 비정질 CoFeB 자유 자성층 위에 결정화 장벽층을 성막하는 단계; 상기 결정화 장벽층 위에 (111) 결정 조직을 갖는 자기 이방성 강화층을 성막하는 단계; 및 상기 비정질 CoFeB 자유 자성층에 (001) 결정 조직을 부여하기 위해 적어도 300 ℃의 온도에서 상기 유전체 터널링 층, 자유 자성층, 결정화 장벽층 및 자기 이방성 강화층을 어닐링하는 단계를 포함한다. 실시 형태에서, 상기 방법은 상기 유전체 터널링 층, 자유 자성층, 결정화 장벽층 및 자기 이방성 강화층의 각각을 성막시키는 단계를 포함하고, 이는 스퍼터링 성막을 더 포함한다. 실시 형태에서, 결정화 장벽층을 성막하는 단계는, 비정질 미세 구조, 또는 (001) 결정 조직을 갖는 재료 층을 상기 자유 자성층 바로 위에 성막하는 단계를 더 포함한다. 실시 형태에서, 자기 이방성 강화층을 성막하는 단계는, 교호하는 자성 및 비자성 재료 층의 적층을 성막하는 단계를 더 포함하고, 상기 적층의 자성층은 상기 결정화 장벽층 바로 위에 성막된다. 실시 형태에서, 결정화 장벽층을 성막하는 단계는, Ta, Ru, W, V, Mo, Nb 또는 Cr 중 적어도 하나를 상기 자유 자성층 바로 위에 성막하는 단계를 더 포함한다.

본 발명은 특정 실시 형태를 참조하여 설명하였지만, 본 발명이 기재된 실시 형태에 한정되는 것이 아니라, 첨부된 청구 범위의 사상 및 범주 내에서 수정 및 변경이 이루어질 수 있음을 알 수 있다. 발명의 범위는, 따라서, 이러한 청구 범위가 권리가 받아들여지는 등가물의 전체 범위와 함께, 첨부된 청구 범위를 참조하여 결정되어야 한다.