技术领域
[0001] 本
发明属于信号检测领域，涉及一种基于FPGA的多协议高速伪随机信号回环测试系统。
背景技术
[0002] 随着通信系统速度的不断提高，对测试系统也提出了更高的要求，往往需要测试系统能够产生100Gb/s以上的测试数据流，并且能够实时检测通信速率、误码率等性能指标。FPGA以其高速并行处理能
力在
数字信号处理、高速通信、
人工智能等领域获得了广泛的应用。随着FPGA技术的不断发展，芯片内部集成高速串行收发器已经成为主流，这为产生高速数据流提供了
硬件基础。
[0003] 对于大多数现有的高速通信系统而言，待传输数据一般是以确定的数据流协议通过QSFP(四通道小型光纤可插拔收发器)或者SFP(单通道小型光纤可插拔收发器)传入通信系统中。一个确定的通信系统，其通过SFP或者QSFP的物理层数据流协议(如MAC、Aurora等)是固定的。对于测试系统而言，其必须产生与被测系统相同协议的数据流才能进行性能指标测试。由于通信系统数据
接口的随机性和复杂性，现有的大多数测试系统都是根据需求而定制的，一般只支持单一协议和单一测试模式，重复利用率低，而市场上满足要求的测试系统价格往往比较昂贵。
发明内容
[0004] 为解决上述问题，本发明提出一种成本低、多协议数据流可选择、多测试模式可选择、可实时显示性能参数的回环测试系统，具体技术方案为：一种基于FPGA的多协议高速伪随机信号回环测试系统，
[0005] 包括FPGA部分和上位机部分，其中，
[0006] 所述FPGA部分与上位机部分通过USB接口连接，FPGA部分包括FPGA芯片、两个四通道小型光纤可插拔收发器、八个单通道光纤可插拔收发器、双通道的USB芯片和可编程晶振，FPGA芯片通过USB芯片经USB接口与上位机部分通信，可编程晶振的输出由上位机部分控制，与FPGA芯片的一致，四通道小型光纤可插拔收发器和单通道光纤可插拔收发器均分别与FPGA芯片和上位机部分连接；所述上位机部分包括流速控
制模块、随机数
种子生成模块、数据流流向定义模块、可编程晶振
控制模块、速率误码率计算模块、数据流协议重定义模块、USB数据组
帧模块、USB数据解帧模块、USB驱动和图形
用户界面显示模块。
[0007] 优选地，所述FPGA芯片包括USB
控制器、数据产生模块、数据检测模块、高速串行协议IP核和高速串行收发器；所述数据产生模块包括种子生成单元、伪随机数产生单元、流速控制单元和数据输出控制单元，所述数据检测模块包括数据输入控制单元、流速测量单元和误码率测量单元；伪随机数产生单元采用线性反馈移位寄存器来产生伪随机数，流速控制单元通过在数据传送周期内插入延时来进行流速控制，数据控制输出单元控制不同路径的数据流输出，数据输入控制单元控制不同测试模式数据输入，流速测量单元检测接收数据流速率，误码率测量单元通过将接收端相同伪随机数种子产生的伪随机数序列与接收到的发送端的伪随机数序列相比对，求得误码率。
[0008] 优选地，所述上位机部分进行收发速率和误码率的显示、流速控制、随机数种子生成、数据流流向自定义和数据流协议重定义，所述流速控制模块产生用户所需的数据流速；速率误码率计算模块将FPGA部分通过USB接口上传给上位机部分的速率和误码率数据进行相应计算，再将计算结果传给
图形用户界面显示模块进行显示；随机数种子生成模块生成不同随机数样式的随机数种子，以满足测试的随机性；数据流流向定义模块控制测试数据流的回环模式；数据流协议重定义模块通过上位机部分重新配置FPGA文件来产生用户所需的数据流协议；USB数据组帧模块和USB数据解帧模块处理上传和下发的USB数据；可编程晶振控制模块产生相应数据流协议对应的高速串行收发器所需的参考时钟；USB驱动连接上位机部分和USB芯片；图形用户界面显示模块生成上位机界面。
[0009] 优选地，所述FPGA芯片包括XCKU040-FFVA1156-2I。
[0010] 优选地，所述USB芯片包括双通道，其中一个通道传输USB数据帧，另一通道实现USB转JTAG协议，为上位机部分配置FPGA部分提供硬件基础。
[0011] 优选地，所述可编程晶振的编程范围，至少包含所有高速串行协议IP核所需要的输入参考时钟。
[0012] 优选地，所述FPGA芯片至少包括16个高速串行收发器。
[0013] 优选地，两个所述四通道小型光纤可插拔收发器之间进行自回环测试和互回环测试。
[0014] 优选地，八个所述单通道光纤可插拔收发器之间进行自回环测试、互回环测试和一对多互回环测试。
[0015] 优选地，所述USB芯片包括FT2232H。
[0016] 与
现有技术相比，本发明的有益效果如下：
[0017] 1.本发明成本较低，功能相对齐全，具备8个SFP和2个QSFP，理论上可产生高于100Gb/s伪随机数据流，可根据用户需求改变数据流协议，因此可实现一般的高速通信系统性能参数测量，并配有上位机
软件，操作较为简便。
[0018] 2.本发明利用线性反馈移位寄存器(LFSR)来产生伪随机数序列，用户可通过上位机软件改变伪随机数输入种子，以获得不同伪随机数，使测试数据更具有一般性，测试结果更具有说服力。
[0019] 3.使用本发明的用户可以通过上位机改变输出数据流协议，具体实施方法是通过FT2232H通道B的JTAG接口对FPGA进行重新配置，通过FT2232H通道A改变可编程晶振输出，用户可以通过本发明提供的上位机软件一键配置数据流协议。
[0020] 4.本发明的SFP或者QSFP均提供自回环测试和互回环一对一、一对多测试，这使得单接口通信系统或者多接口通信系统均可使用本发明。
附图说明
[0021] 图1为本发明具体
实施例的基于FPGA的多协议高速伪随机信号回环测试系统的结构
框图；
[0022] 图2为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的上位机部分结构框图；
[0023] 图3为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的上位机界面图；
[0024] 图4为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的USB芯片连接示意图；
[0025] 图5为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统使用的线性反馈移位寄存器(LFSR)的
电路原理图；
[0026] 图6为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统使用的线性反馈移位寄存器(LFSR)的仿真
波形图；
[0027] 图7为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的USB数据帧结构示意图；
[0028] 图8为本发明具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统所支持的三种回环测试模式示意图。
具体实施方式
[0029] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0030] 相反，本发明涵盖任何由
权利要求定义的在本发明的精髓和范围上做的替代、
修改、等效方法以及方案。进一步，为了使公众对本发明有更好的了解，在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。
[0031] 参见图1-4，包括FPGA部分和上位机部分20，其中，
[0032] FPGA部分与上位机部分20通过USB接口21连接，FPGA部分包括FPGA芯片11、两个四通道小型光纤可插拔收发器(QSFP12)、八个单通道光纤可插拔收发器(SFP13)、双通道的USB芯片14和可编程晶振15，FPGA芯片11通过USB芯片14经USB接口21与上位机部分20通信，可编程晶振15的输出由上位机部分20控制，与FPGA芯片11的一致，四通道小型光纤可插拔收发器和单通道光纤可插拔收发器均分别与FPGA芯片11和上位机部分20连接；上位机部分20包括流速控制模块211、随机数种子生成模块212、数据流流向定义模块213、可编程晶振控制模块214、速率误码率计算模块22、数据流协议重定义模块23、USB数据组帧模块24、USB数据解帧模块25、USB驱动26和图形用户界面(GUI)显示模块。
[0033] FPGA芯片11包括USB控制器113、数据产生模块111、数据检测模块112、高速串行协议IP核114和高速串行收发器115；数据产生模块111包括种子生成单元1114、伪随机数产生单元1113、流速控制单元1112和数据输出控制单元1111，数据检测模块112包括数据输入控制单元1121、流速测量单元1122和误码率测量单元1123；伪随机数产生单元1113采用线性反馈移位寄存器来产生伪随机数，流速控制单元1112通过在数据传送周期内插入延时来进行流速控制，数据控制输出单元控制不同路径的数据流输出，数据输入控制单元1121控制不同测试模式数据输入，流速测量单元1122检测接收数据流速率，误码率测量单元1123通过将接收端相同伪随机数种子产生的伪随机数序列与接收到的发送端的伪随机数序列相比对，求得误码率。
[0034] 上位机部分20进行收发速率和误码率的显示、流速控制、随机数种子生成、数据流流向自定义和数据流协议重定义，流速控制模块211产生用户所需的数据流速；速率误码率计算模块22将FPGA部分通过USB接口21上传给上位机部分20的速率和误码率数据进行相应计算，再将计算结果传给图形用户界面显示模块进行显示；随机数种子生成模块212生成不同随机数样式的随机数种子，以满足测试的随机性；数据流流向定义模块213控制测试数据流的回环模式；数据流协议重定义模块23通过上位机部分20重新配置FPGA文件来产生用户所需的数据流协议；USB数据组帧模块24和USB数据解帧模块25处理上传和下发的USB数据；可编程晶振控制模块214产生相应数据流协议对应的高速串行收发器115所需的参考时钟；
USB驱动26连接上位机部分20和USB芯片14；图形用户界面显示模块生成上位机界面。
[0035] FPGA芯片11包括XCKU040-FFVA1156-2I，还设置FPGA最小系统电路保证FPGA芯片11正常工作。USB芯片14包括FT2232H，与上位机部分20和FPGA芯片11的具体连接参见图4。
[0036] USB芯片14包括双通道，其中FIFO通道用来与FPGA之间进行数据通信传输USB数据帧，JTAG通道用来下载FPGA的配置文件，实现USB转JTAG协议，为上位机部分20配置FPGA部分提供硬件基础。
[0037] 可编程晶振15的编程范围，至少包含所有高速串行协议IP核114所需要的输入参考时钟，可选用可编程差分晶振Si570。
[0038] FPGA芯片11至少包括16个高速串行收发器115。
[0039] SFP13和QSF均可进行自回环测试和互回环测试，其中，SFP13还可进行一对多互回环测试。自回环测试是指一个QSFP12或者SFP13的发送端发送的数据经过外部被测系统回传以后，数据流向了发送该数据的QSFP12或者SFP13的接收端，在接收端来测试整个系统的收发速率和误码率。互回环测试是指QSFP121或者SFP131发送数据流经被测系统回传以后，流向的QSFP122或者SFP132的接收端，在接收端来测试整个系统的收发速率和误码率，SFP13一对多互回环测试是指SFP131发送数据流经过被测系统以后产生多路相同信号并且流入SFP132、SFP133、SFP134等多个SFP13，在各个SFP13接收端来检测系统各路输出的收发速率和误码率。
[0040] 上述系统中，在FPGA芯片11中，数据产生模块111包括伪随机数的种子生成单元1114、伪随机数产生单元1113、流速控制单元1112和数据输出控制单元1111，数据检测模块
112包括数据输入控制单元1121、流速测量单元1122和误码率测量单元1123。伪随机数的种子生成单元1114通过上位机部分20传下的数据来形成所需要的伪随机数种子；伪随机数产生单元1113采用线性反馈移位寄存器(LFSR)来产生8位伪随机数；流速控制单元1112通过在数据传送周期内插入一定延时来进行流速控制；数据输出控制单元1111将所产生的伪随机数序列组成AXI_Stream协议送入Xilinx高速串行协议IP核114内。数据输入控制单元
1121将Xilinx高速串行协议IP核114内的AXI_Stream协议数据流转换为发送端发送的伪随机数序列，并在接收端产生不同的数据流向。流速测量单元1122用于检测接收数据流速率；
误码率测量单元1123通过将接收端相同伪随机数种子产生单元的伪随机数序列与接收到的发送端的伪随机数序列相比对，求得误码率。
[0041] 上述系统中，在上位机部分20，高速数据流的流速控制模块211通过用户输入的所需流速值来产生相应指令，通过USB接口21下传到FPGA芯片11的USB控制器113，USB控制器113对指令进行解析，再生成流速控制模块211所需指令，流速控制模块211解析相应指令后
对流速进行控制；速率误码率计算模块22将FPGA芯片11通过USB接口21上传给上位机部分
20的速率和误码率值经过相应计算后将数据传给GUI显示模块27；高速的数据流流向定义模块213根据用户对自回环或互回环需求，来产生相应指令下传给FPGA芯片11；可编程晶振控制模块214可以根据设置不同数据流协议来改变FPGA芯片11的高速串行收发器115的参考时钟；随机数种子生成模块212用于生成相应随机数样式的随机数种子；高速数据流协议重定义模块23用来改变数据流输出协议，通过将不同协议的配置文件(VIVADO生成的bit文件)通过FT2232H的JTAG通道的JTAG模式下载到FPGA芯片11，通过FT2232H的FIFO通道来改变可编程差分晶振输出以满足不同协议IP对时钟输入的需求，来达到串行协议的重定义。
[0042] 具体实施例中
[0043] 八路SFP13可通过上位机部分20配置为Aurora协议或者MAC协议或者其他上位机部分20中已提供的协议，用户可以在完全不懂FPGA原理和VIVADO软件操作的情况下，只需在上位机部分20中选择所需协议一键配置即可。使用本发明对通信系统进行性能指标测量时，先在上位机部分20选择所需数据流协议、所需数据流流速、收发接口等系统参数，之后将被测系统的SFP13或QSFP12与测试系统相连接，点击开始按钮，待系统初始化完成后，便可实时在上位机部分20的GUI显示模块27的界面中读取被测系统收发速率和误码率。
[0044] 本发明中所使用的USB芯片14具体为FTDI公司生产的FT2232H芯片，该芯片具有双通道，可将不同协议数据流转换为USB协议，具体连接关系如图4所示。本发明将FIFO通道配置为同步FIFO模式，所有的上位机部分20指令下发和FPGA数据上传均通过该通道完成。JTAG通道配置为JTAG模式，当用户需要重新定义高速数据流协议时，可利用上位机部分20通过此通道对FPGA芯片11进行重新配置。
[0045] 为了使所测得的性能指标更具有说服力，本发明使用的数据流中的数据为伪随机数。如图5所示，本发明采用线性反馈移位寄存器(LFSR)来产生8位伪随机数，在输入种子一定的情况下，可产生确定样式的随机数据。本发明将8位伪随机数重复排列8次组成64位数据，以满足Xilinx高速串行协议IP核114的64位接口，从理论上讲，该64位数据也具有随机性。图6为种子为全1时线性反馈移位寄存器(LFSR)产生的8位伪随机数仿真图，可以看到数据具有随机性。
[0046] 本发明可生成的数据流协议包括：Aurora8b/10b、Aurora64b/66b、XAUI、1G Ethernet MAC、2.5G Ethernet MAC、10G Ethernet MAC，但运用本发明的系统
框架，理论上可以生成高速串行收发器115所支持的所有串行协议。由于具体协议由FPGA芯片11内部电路决定，理论上只有重新下载bit文件，才能改变FPGA芯片11内部电路。本发明的USB芯片14运用FT2232H芯片，使上位机部分20具有重新配置FPGA芯片11的能力，并运用可编程晶振15，使得高速串行收发器115的参考时钟通过上位机部分20配置与相应协议一致。理论上，只要上位机部分20开发人员将所需协议的bit文件放入
软件包内，用户便可对相应接口配置所需协议。
[0047] 上位机部分20通过USB接口21下达指令时，为了使FPGA芯片11可以分辨出不同命令，需要对上位机部分20下达的数据进行组帧，本发明所使用的数据帧结构如图7中的A所示。其中，类型分为单地址配置和多地址配置，其中单地址配置时，类型字段为0x01,多地址配置为0x02，其目的是为了提高系统效率。当类型字段为单地址配置时，起始位只需跟一个地址和一个数据即可。当多地址配置时，需要上位机部分20提供配置地址个数，并加上CRC校验码，以提高系统
稳定性。所有的控制信息均通过组成此结构的数据帧来传输。从FPGA芯片11上传到上位机部分20的速率和误码率信息由于数据较少，因此采用图7中的B方式进行组帧。FPGA芯片11每隔0.1s发送一帧数据，上位机部分20解析数据以后进行速率和误码率的显示。
[0048] 本发明给用户提供了三种不同的回环测试模式，分别为自回环测试、互回环测试、一对多互回环测试，用户可通过上位机部分软件改变测试模式。以图8中的无线收发系统为例，来进一步说明各个模式的含义。A为自回环测试模式，在该模式下，QSFP或SFP的TX端发送数据后经被测系统回环，在该QSFP或SFP的RX端接收，此模式用于被测试系统只拥有单个SFP或者QSFP的情况；B为互回环测试模式，在此模式下，QSFP1或SFP1的TX端发送数据经被测系统回环以后，在QSFP2或SFP2的RX端接收数据，该模式用于被测系统的发送端和接收端分离的情况；B为一对多互回环测试模式，在该模式下，SFP1的TX端发送数据后经被测系统回环，在SFP2、SFP3……SFP8的RX端接收数据，此模式用于有多个接收机的情况。
[0049] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
