【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータグラフィックスシステムの分野に関する。 さらに特定すれば、本発明は、コンピュータシステムにおける高性能三次元グラフィックスアクセラレータの浮動小数点プロセッサに関する。

【０００２】

【従来の技術】三次元グラフィックスアクセラレータはコンピュータシステムの専用グラフィックス描示（レンダリング）システムである。 典型的には、コンピュータシステムのホストプロセッサで実行されるアプリケーションプログラムは、表示装置に表示すべき三次元グラフィックス要素を定義する三次元ジオメトリ入力データを生成する。 アプリケーションプログラムはホストプロセッサからグラフィックスアクセラレータへジオメトリ入力データを転送する。 その後、グラフィックスアクセラレータは対応するグラフィックス要素を表示装置に描示する。

【０００３】従来のグラフィックスアクセラレータでは、変換、クリップ試験、フェース確定、ライティング、クリッピング及び画面スペース変換という三次元グラフィックス機能は、市販のデジタル信号処理（ＤＳ
Ｐ）チップにより実行される場合が多い。 ところが、そのようなＤＳＰチップは三次元コンピュータグラフィックス用として最適化されていない。

【０００４】たとえば、通常のＤＳＰチップに設けられている高速アクセス内部レジスタの数は、大半の三次元グラフィックス処理アルゴリズムの内部ループに対応するには少なすぎる。 そのため、限られた数の内部レジスタを補うようにオンチップデータキャッシュを採用する。 さらに、ＤＳＰチップを多重処理環境で機能させるためには、支援チップを分類しなければならない。 支援チップを追加すると、残念ながら、グラフィックスアクセラレータに要するプリント回路基板の面積は拡大し、
システムの電力消費は増加し、発熱も多くなり、システムのコストも高くなってしまう。

【０００５】もう１つの例を挙げると、三次元グラフィックス機能は、多くの場合、何らかの基準に従って三次元頂点を分類することを要求する。 ＤＳＰチップを採用するグラフィックスアクセラレータは、内部レジスタ又はデータキャッシュの記憶場所の間で頂点データを物理的に転送することによって、その分類を実行する。 残念ながら、頂点データの物理的転送は多くの時間を要し、
システム性能を低下させる。

【０００６】さらに例を挙げると、従来のシステムにおけるＤＳＰチップは、典型的には、ジオメトリ入力パラメータをアクセスし且つ変換後の結果を送り出す入出力タスクを実行しなければならない。 ＤＳＰチップは、グラフィックス機能タスクに加えて、入出力タスクを実行する。 残念ながら、パラメータ入出力タスクについてＤ
ＳＰチップにより費やされる時間がグラフィックス機能タスクから奪われてしまうので、グラフィックス処理性能は低下する。

【０００７】

【発明が解決しようとする課題】本発明は、グラフィックスアクセラレータのコストを最小限に抑えつつグラフィックスアクセラレータの性能を向上させるために特殊化グラフィックスマイクロ命令及びハードウェア機能を提供するコンピュータシステムにおける高性能三次元グラフィックスアクセラレータの浮動小数点プロセッサを提供することを目的とする。

【０００８】

【課題を解決するための手段】コンピュータシステムにおける高性能三次元グラフィックスアクセラレータの浮動小数点プロセッサを開示する。 浮動小数点プロセッサは入力回路と、出力回路と、レジスタファイル回路と、
制御回路と、１組の機能単位と、制御記憶装置インタフェース回路とを具備する。 入力回路は二重バッファ入力レジスタファイルを実現する。 入力回路はコマンドプリプロセッサから浮動小数点コマンドバスを介して再フォーマットされたジオメトリパケットを受信し、その再フォーマットされたジオメトリパケットを緩衝する。 出力回路は二重バッファ出力レジスタファイルを実現する。
出力回路は線引きパケットを緩衝し、線引きコマンドバスを介して１組の線引きプロセッサへ線引きパケットを同報通信する。 レジスタファイル回路は第１のレジスタグループと、第２のレジスタグループと、第３のレジスタグループとを含む汎用レジスタファイルを含む。

【０００９】制御シーケンサは、制御記憶装置から複数の特殊化グラフィックスマイクロ命令を読取り且つ１組の機能単位を使用して特殊化グラフィックスマイクロ命令を実行することにより、線引きパケットを出力レジスタファイルへ組立てる。 特殊化グラフィックスマイクロ命令は浮動小数点比較マイクロ命令と、スワップマイクロ命令とから構成されている。 スワップマイクロ命令は、第１のレジスタグループ、第２のレジスタグループ及び第３のレジスタグループに記憶されている１組の頂点値が定義済順序で記憶されるように、レジスタファイル回路に浮動小数点比較マイクロ命令に対応する一連の結果フラグに従って第１のレジスタグループ、第２のレジスタグループ及び第３のレジスタグループに関わるレジスタマップを配列替えさせる。

【００１０】機能単位は浮動小数点乗算器回路と、浮動小数点演算論理装置回路と、逆数回路と、整数演算論理装置回路と、逆数回路と、逆数平方根回路とを含む。 汎用レジスタファイルは所定の数の汎用レジスタから構成されており、その所定の数の汎用レジスタは三次元グラフィックス処理アルゴリズムの内部ループに対するデータ記憶域を形成する。

【００１１】特殊化グラフィックスマイクロ命令はクリップ試験マイクロ命令をさらに含む。 クリップ試験マイクロ命令は状態ビットレジスタのクリップモードビットに従って１つのポイントを１つ又は２つのクリップ平面と比較し、１つ又は２つの結果ビットをクリップビットレジスタへシフトする。 特殊化グラフィックスマイクロ命令は複数のジオメトリ条件付き分岐命令をさらに含む。 各々のジオメトリ条件付き分岐命令はクリップビットレジスタの内容に従って分岐条件を確定する。

【００１２】特殊化グラフィックスマイクロ命令は、浮動小数点値を整数値に変換するマイクロ命令と、整数値を浮動小数点値に変換するマイクロ命令と、データ値の絶対値を確定するマイクロ命令とをさらに含む。 特殊化グラフィックスマイクロ命令は浮動小数点逆数マイクロ命令と、逆数平方根マイクロ命令と、飽和加算（０，
１）マイクロ命令と、制御記憶装置と汎用レジスタファイルとの間でデータブロック転送を実行するためのブロックロード命令及びブロック記憶命令とをさらに含む。

【００１３】

【実施例】コンピュータシステムにおける高性能三次元グラフィックスアクセラレータを開示する。 以下の説明中、本発明を完全に理解させるために、説明の便宜上、
特定のアプリケーション、特定の数、特定の装置及び特定の回路を挙げるが、そのような特定の詳細な事項がなくとも本発明を実施しうることは当業者には明白であろう。 また、場合によっては、本発明を無用にわかりにくくしないために、周知のシステムを概略図又はブロック線図の形で示すこともある。

【００１４】そこで、図１を参照すると、ホストプロセッサ２０と、メモリサブシステム２２と、グラフィックスアクセラレータ２４と、表示装置２６とを含むコンピュータシステムのブロック線図が示されている。 ホストプロセッサ２０、メモリサブシステム２２及びグラフィックスアクセラレータ２４は、それぞれ、ホストバス２
８を介して通信するように結合している。

【００１５】表示装置２６は多様なラスタ表示モニタを代表するものである。 ホストプロセッサ２０は多様なコンピュータプロセッサ及びＣＰＵを代表し、また、メモリサブシステム２２はランダムアクセスメモリ及び大容量記憶装置を含む多様なメモリサブシステムを代表している。 ホストバス２８は、ホストプロセッサ、ＣＰＵ及びメモリサブシステム、並びに専用サブシステムを相互に通信させる多様な通信バス又はホストコンピュータバスを代表するものである。

【００１６】ホストプロセッサ２０は、プログラム入出力（Ｉ／Ｏ）プロトコルに従って、グラフィックスアクセラレータ２４との間でホストバス２８を介して情報を転送し合う。 また、グラフィックスアクセラレータ２４
は直接メモリアクセス（ＤＭＡ）プロトコルに従ってメモリサブシステム２２をアクセスする。

【００１７】ホストプロセッサ２０で実行されるグラフィックスアプリケーションプログラムは、表示装置２６
に表示すべき画像を定義する三次元ジオメトリ情報を含むジオメトリデータアレイを生成する。 ホストプロセッサ２０は、そのジオメトリデータアレイをメモリサブシステム２２へ転送する。 その後、グラフィックスアクセラレータ２４は、ＤＭＡアクセスサイクルを使用して、
ホストバス２８を介してジオメトリデータアレイを読取る。 あるいは、ホストプロセッサ２０はジオメトリデータアレイをプログラムＩ／Ｏによってホストバス２８を介してグラフィックスアクセラレータ２４へ転送する。

【００１８】ジオメトリデータアレイ中の三次元ジオメトリ情報は頂点座標（頂点）を含む入力頂点パケットのストリームと、三次元空間中の三角形、ベクトル及び点を定義する他の情報とをから構成されている。 各々の入力頂点パケットは、頂点法線と、頂点カラーと、ファセット法線と、ファセットカラーと、テクスチャマップ座標と、ピックｉｄと、ヘッダと、その他の情報とを含む三次元頂点情報の組合わせを含んでいても良い。

【００１９】ヘッダなし入力頂点パケットは、隣接する複数の三角形から成る「ジグザグ」パターンの形態をとる三角形ストリップを定義していても良い。 また、ヘッダなし入力頂点パケットは三角形の「スターストリップ」パターンの形態をとる三角形ストリップを定義しても良い。 加えて、ヘッダなし入力頂点パケットは隔離された１つの三角形を定義しても良い。 ヘッダを有する入力頂点パケットは三角形ごとに三角形ストリップフォーマットを変更し、「ジグザグ」フォーマットと、「スター」フォーマットと、隔離三角形との間で変わっても良い。

【００２０】図２は、グラフィックスアクセラレータ２
４のブロック線図である。 グラフィックスアクセラレータ２４はコマンドプリプロセッサ３０と、１組の浮動小数点プロセッサ４０〜４３と、１組の線引きプロセッサ５０〜５４と、フレームバッファ１００と、ポストプロセッサ７０と、ランダムアクセスメモリ／デジタル／アナログ変換器（ＲＡＭＤＡＣ）７２とから構成されている。 ＲＡＭＤＡＣ７２は、ルックアップテーブル機能を実現する市販のＲＡＭＤＡＣに類似している。 一実施例では、コマンドプリプロセッサ３０、浮動小数点プロセッサ４０〜４３、線引きプロセッサ５０〜５４及びポストプロセッサ７０は、それぞれ、個別の集積回路チップである。

【００２１】コマンドプリプロセッサ３０はホストバス２８を介して通信するように結合している。 コマンドプリプロセッサ３０は、ホストバス２８を介するメモリサブシステム２２からのジオメトリデータアレイのＤＭＡ
読取りを実行する。 ホストプロセッサ２０は仮想メモリポインタをコマンドプリプロセッサ３０へ転送する。 仮想メモリポインタは、メモリサブシステム２２にあるジオメトリデータアレイを指示する。 コマンドプリプロセッサ３０は、ホストプロセッサ２０からの介入なくメモリサブシステム２２に対するＤＭＡ読取りを実行するために、仮想メモリポインタを物理メモリアドレスに変換する。

【００２２】コマンドプリプロセッサ３０はジオメトリデータアレイから入力頂点パケットのストリームを受信し、その入力頂点パケットの中に含まれている情報を再順序付けする。 コマンドプリプロセッサ３０は各入力頂点パケットからの情報を、標準化要素順序を有する再フォーマットした頂点パケットへと再順序付けする。 コマンドプリプロセッサ３０は、各々の入力頂点パケットの情報を様々に数の異なるフォーマットを３２ビットＩＥ
ＥＥ浮動小数点数フォーマットに変換する。 コマンドプリプロセッサ３０は８ビット浮動小数点数、１６ビット固定小数点数及び３２ビット又は６４ビットＩＥＥＥ浮動小数点数を変換する。

【００２３】コマンドプリプロセッサ３０はヘッダフィールドを再フォーマットし、定数を挿入し且つ順次ピックｉｄを生成する。 コマンドプリプロセッサ３０はヘッダの連鎖ビットを検査し、入力頂点パケットからの情報を、点と、線と、三角形とを含む完全に隔離したジオメトリプリミティブを含む再フォーマットした頂点パケットへと再組立てする。

【００２４】コマンドプリプロセッサ３０は、再フォーマットされた頂点パケットを浮動小数点コマンドバス（ＣＦ＿ＢＵＳ）８２を介して浮動小数点プロセッサ４
０〜４３の中の１つへ転送する。 コマンドプリプロセッサ３０は、浮動小数点プロセッサ４０〜４３からＣＦ＿
ＢＵＳ８２の制御部分を介して制御信号及び状態信号を受ける。 制御信号と状態信号は、再フォーマットした頂点パケットを受信するための浮動小数点プロセッサ４０
〜４３の内部の入力バッファの可用性を指示する。 また、コマンドプリプロセッサ３０は浮動小数点プロセッサ４０〜４３をバイパスして、直接ポートパケットを線引きコマンドバス（ＣＤ−ＢＵＳ）８０を介して線引きプロセッサ５０〜５４へ転送しても良い。

【００２５】浮動小数点プロセッサ４０〜４３は、それぞれ、ほぼ類似している。 各浮動小数点プロセッサ４０
〜４３は、並列入出力パケット通信ハードウェアと共に、３２ビットマイクロコード駆動浮動小数点コアを実現する。 各々の浮動小数点プロセッサ４０〜４３は乗算、ＡＬＵ、逆数、逆数平方根及び整数演算を含めた浮動小数点機能を実現する。 各浮動小数点プロセッサ４０
〜４３は、広範囲の種類にわたる特殊化グラフィックス命令及び機能を実現する。 各々の浮動小数点プロセッサ４０〜４３は、グラフィックスアクセラレータ２４により実現される最大共通三次元グラフィックス処理マイクロコード内部ループを実行するために要求される数の高速内部レジスタを実現するように最適化されている。

【００２６】一実施例では、各々の浮動小数点プロセッサ４０〜４３は単一の集積回路チップで実現される。 浮動小数点プロセッサ４０〜４３ごとに要求される支援チップは、制御記憶装置（ＣＳ）において外部マイクロコードを提供する４つ１組の外部ＳＲＡＭチップのみである。 各浮動小数点プロセッサ４０〜４３は、線引きプロセッサ５０〜５４による走査変換のために三角形をセットアップする機能を実現する。 そのセットアップ機能は、三角形の３つの頂点をｙが大きくなる順に分類するステップを含む。 各々の浮動小数点プロセッサ４０〜４
３は線引きパケットをＣＤ−ＢＵＳ８０を介して全ての線引きプロセッサ５０〜５４へ同報通信する。 線引きパケットは、三角形、点及び線を含む最線ジオメトリプリミティブから構成されている。

【００２７】線引きプロセッサ５０〜５４は、フレームバッファ１００のＶＲＡＭ制御チップとして機能する。
線引きプロセッサ５０〜５４は、浮動小数点プロセッサ４０〜４３の中の１つから受信した線引きパケットに従って、又はコマンドプリプロセッサ３０から受信した直接ポートパケットに従って、フレームバッファ１００に１つの画像を同時に書込む。

【００２８】各線引きプロセッサ５０〜５４はエッジウォーキング（ｅｄｇｅ ｗａｌｋｉｎｇ）機能及び走査補間から成る走査変換機能を実行する。 線引きプロセッサ５０〜５４間でエッジウォーキング機能及び走査補間機能を反復することにより、別個のエッジウォーキングプロセッサと走査補間プロセッサとの間に大規模通信経路を設ける必要はなくなるので、各々の線引きプロセッサ５０〜５４のピン数は最小限で済み、また、プリント回路基板の所要スペースも縮小されるのである。

【００２９】フレームバッファ１００は５つ１組のＶＲ
ＡＭインタリーブバンクとして配列されている。 線引きプロセッサ５０はインタリーブｂａｎｋ＿０ ６１に画素データを書込み、線引きプロセッサ５１はインタリーブｂａｎｋ＿１ ６２に画素データを書込み、線引きプロセッサ５２はインタリーブｂａｎｋ＿２ ６３に画素データを書込み、線引きプロセッサ５３はインタリーブｂａｎｋ＿３ ６４に画素データを書込み、線引きプロセッサ５４はインタリーブｂａｎｋ＿４ ６５に画素データを書込む。

【００３０】各々の線引きプロセッサ５０〜５４は、それに対応するインタリーブバンク６１〜６５の中で見える画素のみを描示する。 線引きプロセッサ５０〜５４は線引きパケットにより定義される三角形プリミティブを同時に描示して、フレームバッファ１００に正しい組合わせラスタ化画像を生成する。 各々の線引きプロセッサ５０〜５４は最終ラスタ化画像の各走査線に沿って４つおきに画素をラスタ化する。 各線引きプロセッサ５０〜
５４は、走査線を０画素、１画素、２画素、３画素又は４画素分のスペースだけ右へ偏位させて開始する。

【００３１】各々の線引きプロセッサ５０〜５４は任意に深さキューイングを実行する。 描示される三角形、ベクトル又は点の各画素は、浮動小数点プロセッサで深さキューイングを実行する従来のグラフィックスシステムで見られた性能の低下を伴わずに、線引きプロセッサ５
０〜５４の中で深さキューイングされるであろう。 各線引きプロセッサ５０〜５４は矩形ウィンドウクリッピング、ブレンド及びその他の画素処理機能を任意に実行する。

【００３２】ポストプロセッサ７０はフレームバッファ１００からビデオバス８４を介してインタリーブ画素データを受信する。 ポストプロセッサ７０は矩形ウィンドウクリッピング、ブレンド及びその他の画素後処理機能と、カラールックアップテーブル機能及びカーソル機能とを実行する。 ＲＡＭＤＡＣ７２はポストプロセッサ７
０から受けた画素データを、表示装置２６に対するビデオ信号７３に変換する。

【００３３】図３は、浮動小数点プロセッサ４０と、制御記憶装置（ＣＳ）１４９とを含む浮動小数点プロセッサセクション４５のブロック線図である。 浮動小数点プロセッサ４０は入力回路１４１と、出力回路１４５と、
レジスタファイル１４２と、１組の機能単位１４３と、
制御回路１４４と、ＳＲＡＭインタフェース回路１４６
とから構成されている。 浮動小数点プロセッサ４０は、
ＣＦ＿ＢＵＳ８２のデータ部分１８１を介して再フォーマットした頂点パケットを受信する。 コマンドプリプロセッサ３０は、入力バッファ１４１をイネーブル、ディスエーブルするために、ＣＦ＿ＢＵＳ８２の制御部分１
８２を介して制御信号を転送する。 出力回路１４５はＣ
Ｄ＿ＢＵＳ８０のデータ部分１８３を介して線引きパケットを転送する。 線引きプロセッサ５０〜５４へのデータ転送を同期させ且つＣＤ＿ＢＵＳ８０におけるバスアクティビティをコマンドプリプロセッサ３０と協調させるために、出力回路１４５はＣＤ＿ＢＵＳ８０の制御部分１８４を介して制御信号をさらに転送する。

【００３４】入力回路１４１は、二重緩衝方式の１対の３２レジスタファイルとして配列されている１組のレジスタを含む。 同様に、出力回路１４５は、１対の３２レジスタ二重緩衝レジスタファイルとして配列されている１組のレジスタを含む。 一実施例では、レジスタファイル１４２は１６０個の３２ビットレジスタから構成されたマルチポートレジスタファイルである。 レジスタファイル１４２は、点コマンド、ベクトルコマンド及び三角形コマンドの処理のための共通内部ループについて要求される定数、パラメータ及び作業変数を記憶するのに十分な高速オンチップデータ記憶域を形成する。

【００３５】ＳＲＡＭインタフェース１４６は、制御記憶装置データバス１４８中の制御記憶装置アドレスバス１４７を介して、制御記憶装置（ＣＳ）１４９と通信する。 一実施例では、制御記憶装置アドレスバス１４７は１７ビット幅、制御記憶装置データバス１４８は３２ビット幅である。 制御記憶装置１４９は４つの１２８ｋ×
８ビットＳＲＡＭから構成されている。 浮動小数点プロセッサ４０は、余分なグルー論理を要求せずに、ＳＲＡ
Ｍインタフェース回路１４６を介してＣＳ１４９中のマイクロコードをアクセスする。

【００３６】制御回路１４４は、ＣＳ１４９からマイクロコード命令を取り出し且つそれらのマイクロコード命令を実行する制御シーケンサを実現する。 制御シーケンサは入力回路１４１への転送及び出力回路１４５からの転送とは分離されている。 入力回路１４１及び出力回路１４５にあるレジスタは、自動的に順序付けされるＦＩ
ＦＯとして配列されている。 浮動小数点プロセッサ４０
で実行されるマイクロコードは、入力回路１４１及び出力回路１４５のレジスタを特殊レジスタファイルとしてアクセスする。 浮動小数点プロセッサ４０の命令セットはレジスタファイルを要求し、放棄するためのコマンド、並びにＣＤ＿ＢＵＳ８０を介して伝送完了データパケットを待ち行列に入れるためのコマンドを含む。

【００３７】機能単位１４３は並列浮動小数点乗算器と、並列浮動小数点ＡＬＵと、並列浮動小数点反復逆数回路と、逆数平方根回路と、並列整数ＡＬＵとを実現する。 浮動小数点プロセッサ４０は３２ビット内部浮動小数点演算を実現する。 浮動小数点プロセッサ４０は内部サブルーチンスタックを有する。 浮動小数点プロセッサ４０は、線引きプロセッサ５０〜５４による走査変換のために三角形セットアップ機能を実現する。 三角形セットアップ機能の第１の段階は、三角形の３つの頂点をｙ
が大きくなる順に分類する。 浮動小数点プロセッサ４０
は、頂点のｙ座標の最前の３回の比較の結果に基づいて、レジスタファイル１４２の１セクションを再順序付けする特殊命令をハードウェアで実現する。

【００３８】浮動小数点プロセッサ４０で実現されるクリップ試験機能は、クリップ条件ビットのベクトルを計算する。 浮動小数点プロセッサ４０〜４３は、複数対のクリップ条件ビットを計算する特殊クリップ試験命令を実現しつつ、クリップ条件ビットを特殊クリップレジスタへシフトさせる。 クリップ条件ビットを計算した後、
特殊分岐命令により、クリップレジスタに記憶されているクリップ条件ビットを適切なクリップ条件へと復号する。 浮動小数点プロセッサ４０は三角形とベクトルのクリッピングに際して別個の分岐命令を実現する。 特殊分岐命令は、同一の命令の中で複数のクリップ条件の試験をイネーブルする。

【００３９】浮動小数点プロセッサ４０は浮動小数点から固定小数点への変換命令及び固定小数点から浮動小数点への変換命令と、整数ビットフィールド抽出命令及び整数ビットフィールド挿入命令と、バレルシフト命令及び併合命令とを実現する。 浮動小数点プロセッサ４０はＣＳ１４９への転送に関わるブロックロード／記憶命令、並びに整数関数を実現する。

【００４０】図４は、機能単位及び浮動小数点プロセッサ４０に関わるデータ経路を示す。 データ経路は３つのソースバス（Ａバス２２０、Ｂバス２２２及びＣバス２
２４）と、１つの宛先バス（Ｄバス２２６）とを含む。
機能単位は浮動小数点乗算器（ＦＭＵＬ）２００と、整数演算論理装置（ＩＡＬＵ）２０４と、浮動小数点演算論理装置（ＦＡＬＵ）２０６と、逆数回路２０２とを含む。 また、入力回路１４１及び出力回路１４５と、レジスタファイル１４２との内部レジスタの論理配列も示されている。 内部レジスタはＩレジスタ、Ｏレジスタ、Ｒ
レジスタ及びＰレジスタという４つのレジスタ群として配列されている。

【００４１】図５は、Ｉレジスタ、Ｏレジスタ、Ｒレジスタ及びＰレジスタのレジスタマッピングを示す。 Ｉレジスタは入力回路１４１の６４個のレジスタに対応しており、１対の二重緩衝３２エントリレジスタファイルとして配列されている。 Ｏレジスタは出力回路１４５の６
４個のレジスタに対応しており、１対の二重緩衝３２エントリレジスタファイルとして配列されている。 ＲレジスタとＰレジスタはレジスタファイル１４２に含まれており、単一バッファである。 Ｒレジスタは６４個あり、
Ｐレジスタは９６個ある。

【００４２】Ｉレジスタは、ＣＦ＿ＢＵＳ８２を介して受信した再フォーマットされた頂点パケットに関わる入力パラメータを保持する。 任意の時点で、マイクロコードによるアクセスのために１度にＩレジスタの１つのバンクを利用可能であるが、その間にＩレジスタの残りのバンクはＣＦ＿ＢＵＳ８２を介して転送される次の再フォーマットされた頂点パケットに対して入力ＦＩＦＯとして使用される。 利用可能なＩレジスタをレジスタＩ０
〜Ｉ３１という。

【００４３】次のＩレジスタバンクをアクセスするとき、次の再フォーマットされた頂点パケットが代替Ｉレジスタバンクに完全には組立てられていない場合には、
制御シーケンサは待機する。 対応する再フォーマットされた頂点パケットをアクセスした後、対応するコマンド処理が完了する前であっても、制御シーケンサはＩレジスタバンクを解放することができる。 再フォーマットされたパケットのコマンド演算コードは、Ｉ０の最下位の５〜９ビットの中に含まれている。 浮動小数点プロセッサ４０は、Ｉ０の最下位の５〜９ビットに基づいてマイクロコード飛び越しテーブルに自動的にディスパッチする特殊コマンド復号命令を実現する。

【００４４】ＯレジスタはＣＤ＿ＢＵＳ８０を介して転送すべき線引きパケットを保持する。 任意の時点で、マイクロコードによるアクセスのためにＯレジスタのバンクを一度に１つ利用可能であり、その間、Ｏレジスタの残りのバンクは次の線引きパケットに対する出力バッファとして使用される。 利用可能なＯレジスタをレジスタＯ０〜Ｏ３１という。 Ｏレジスタの１つのバンクは３２
個までのパラメータを有する線引きパケットを保持する。 出力回路１４５は線引きパケットをＯレジスタからＦＤ＿ＢＵＳ８０を介して転送する。 次のＯレジスタバンクをアクセスするとき、代替Ｏレジスタバンクから先の線引きパケットが排出され終わるまで、制御シーケンサは待機する。 出力回路１４５の余分の時間でＯレジスタバンクを排出できるように、制御シーケンサは再フォーマットされたジオメトリパケットを処理する途中でＯ
レジスタバンクを要求することができる。

【００４５】Ｒレジスタは汎用レジスタである。 Ｐレジスタはビューイングマトリクス、画面座標変換などの浮動小数点乗算定数に対して使用される。 Ｐレジスタの第２のグループと第３のグループは一時的なレジスタとして、並びに追加乗算定数として使用される。

【００４６】clip_bits レジスタは３２ビットクリップ状態レジスタである。 clip_bits レジスタは三角形、ベクトル又は点のクリップ状態に対応する条件コードを含む。 clip_bits レジスタの内容は、クリップ試験命令により、一度に１ビット又は２ビット更新される。 clip_b
its レジスタの内容は一連の特殊化分岐命令によって試験される。 state_bitsレジスタは３２ビット条件コード・状態レジスタである。 state_bits レジスタは一連の特殊化フラグ及び状態ビットを記憶する。 state_bits
レジスタの内容はいくつかの命令によって影響を受け、
１対の状態更新命令により明示して設定される。 ＰＣレジスタは１６ビットプログラムカウンタである。 ＰＣスタックはサブルーチン呼び出し／復帰のための８つの１
６ビットプログラムカウンタから成るハードウェアスタックである。

【００４７】図６は、一実施例に関する浮動小数点プロセッサ４０のマイクロコード命令フォーマットを示す。
マイクロコード命令は３２ビット幅であり、演算符号フィールド、制御フィールド、乗算／加算に関わるレジスタ宛先Ｄのフィールド、加算に関わるレジスタソースＣ
のフィールド、乗算に関わるレジスタソースＢのフィールド及び乗算に関わるレジスタソースＡのフィールドという５つの一般フィールド型に分割されている。

【００４８】Ａバス２２０はＦＭＵＬ２００に至る入力経路と、ＩＡＬＵ２０４に至る入力経路と、ＦＡＬＵ２
０６に至る多重化入力経路とを形成する。 マイクロ命令のＡバスフィールドは、Ａバス２２０を介して転送されるデータのソースを指定する。 ＡバスフィールドはＲレジスタＲ０からＲ６３と、ＰレジスタＰ０からＰ６３とを指示する。 Ｂバス２２２はＦＭＵＬ２００に至る別の入力経路と、逆数回路２０２に至る唯一の入力経路と、
ＩＡＬＵ２０４に至る別の入力経路である。 マイクロ命令のＢバスフィールドはＢバス２０２を介して転送されるデータのソースを指定する。 Ｂバスフィールドは、状態ビットレジスタの中でセットされるモードビットが指定するＲレジスタＲ０からＲ６３又はＲレジスタＲ０からＲ３１と、ＩレジスタＩ０からＩ３１とを指示する。

【００４９】Ｃバス２２４はＦＡＬＵ２０６に至る別の入力経路である。 マイクロ命令のＣバスフィールドはＣ
バス２２４を介して転送されるデータのソースを指定する。 Ｃバスフィールドは、状態ビットレジスタにより指定されるモードとは無関係に、ＲレジスタＲ０からＲ６
３を指示する。 Ｄバス２２６は浮動小数点プロセッサ４
０の機能単位からの出力データ経路である。 Ｄバス２２
６はＦＭＵＬ２００又はＦＡＬＵ２０６からの出力、あるいは、命令によっては、ＩＡＬＵ２０４又は逆数回路２０２からの出力をマイクロ命令のＤＳフィールドに従って搬送する。 マイクロ命令のＤバスフィールドはＤバス２２６を介して転送されるデータの宛先を指定する。
Ｄバスフィールドは、state_bitsレジスタの中で設定されるモードビットによる指定の通りに、ＲレジスタＲ０
からＲ６３、ＯレジスタＯ０からＯ３１、あるいはＰレジスタＰ０からＰ３１又はＰレジスタＰ３２からＰ６３
を指示する。

【００５０】マイクロ命令のＡＳフィールドはＦＡＬＵ
２０６に対する１つの入力に関わるソースデータを確定する。 ＡＳフィールドはＡバス２２０又はＢバス２２２
を介して転送されるデータを選択する。 ＡＳフィールドはマルチプレクサ２３２の選択制御を実行する。 マイクロ命令のＤＳフィールドは、Ｄバス２２６を介して転送されるデータのソースを確定する。 ＤＳフィールドはＦ
ＭＵＬ２００の出力、ＦＡＬＵ２０６の出力、ＩＡＬＵ
２０４の出力又は逆数回路２０２の出力のいずれかを選択する。 ＤＳフィールドはマルチプレクサ２３０の選択制御を実行する。 マイクロ命令の小演算フィールドは、
特定の命令グループの中の特定の１つの命令を指定する。 小演算フィールドの大きさと位置は命令グループによって変わる。

【００５１】図７及び図８は、浮動小数点プロセッサ４
０で実現されるclip_test マイクロ命令のフォーマットを示す。 clip_test マイクロ命令は１つのポイントを１
つ又は２つのクリップ平面と比較し、比較からの１つ又は２つの結果ビットをclip_bits レジスタへシフトする。 state_bitsレジスタ中のclip_mode ビットは、そのポイントを１つのクリップ平面と比較すべきか又は２つのクリップ平面と比較すべきかを確定する。 state_bits
レジスタ中のclip_mode ビットか０であれば、clip_bit
s レジスタの内容を左へ２ビットシフトさせ、図８に示す２つの条件ビットをビット位置０及び１にコピーする。 clip_mode が１であれば、clip_bits レジスタの内容を左へ１ビットシフトさせ、図８に示す条件ビットをビット位置０にコピーする。 clip_test に関わるＦＡＬ
Ｕ２０６の条件コードビットは、浮動小数点絶対値をｆ
ａｂｓとし且つマルチプレクサ２３２の出力をｍ ｏｕ
ｔとするとき、ｆａｂｓ（［ａ ｂｕｓ］）又はｆａｂ
ｓ（［ｍ ｏｕｔ］）とｆａｂｓ（［ｃ ｂｕｓ］）との比較を表わしている。

【００５２】図９及び図１０は、浮動小数点プロセッサ４０で実現される単項ＦＡＬＵマイクロ命令のフォーマットを示す。 ｆａｂｓに関わるＦＡＬＵ条件コードビットは［ａ＿ｂｕｓ］又は［ｍ＿ｏｕｔ］ と０との比較を表わしている。

【００５３】図１１は、浮動小数点プロセッサ４０で実現される浮動小数点逆数マイクロ命令のフォーマットを示す。 逆数マイクロ命令は、Ｂバス２２２の内容について浮動小数点逆数演算を実行する。 逆数演算の結果は９
サイクル後に利用可能になり、後続する逆数結果と置き換えられるまでは有効である。 先の逆数命令の結果を置き換えることなく、後続する逆数演算を８サイクルごとに開始しても良い。

【００５４】図１２は、浮動小数点プロセッサ４０で実現されるブロックロードマイクロ命令のフォーマットを示す。 ブロックロードマイクロ命令は、ＣＳ４９からＰ
レジスタ、Ｒレジスタ及びＯレジスタへのブロックロード動作を指定する。 ブロックロードマイクロ命令は１回の動作で１個から１９２個のレジスタにブロックロードすることができる。 ブロックロードマイクロ命令はＣＳ
４９の記憶場所（Ｒ［ｒａ］＋オフセット）からレジスタＲ［ｒｓ］〜Ｒ［ｒｅ］へのブロックロードを指定する。 図１３は、浮動小数点プロセッサ４０のＰレジスタ、Ｒレジスタ及びＯレジスタへのブロックロードマイクロ命令のＲＳ値及びＲＥ値のマッピングを示す。

【００５５】図１４は、浮動小数点プロセッサ４０で実現されるブロック記憶マイクロ命令のフォーマットを示す。 ブロック記憶マイクロ命令は、Ｐレジスタ、Ｒレジスタ及びＯレジスタからＣＳ４９へのブロック記憶動作を指定する。 ブロック記憶マイクロ命令は１回の動作で１個から１９２個のレジスタにブロック記憶することができる。 ブロック記憶マイクロ命令はレジスタＲ［ｒ
ｓ］〜Ｒ［ｒｅ］からＣＳ４９の記憶場所（Ｒ［ｒａ］
＋オフセット）へのブロック記憶を指定する。 図１５
は、浮動小数点プロセッサ４０のＰレジスタ、Ｒレジスタ及びＯレジスタへのブロック記憶マイクロ命令のＲＳ
値及びＲＥ値のマッピングを示す。

【００５６】図１６及び図１７は、浮動小数点プロセッサ４０で実現される特殊化ジオメトリ分岐マイクロ命令のフォーマットを示す。 特殊化ジオメトリ分岐マイクロ命令は、一般に起こる条件の条件と組合わせの個別試験を実行する。 geometry_modeレジスタは、分岐条件を確定するためにclip_bits レジスタの１つの頂点を使用するか、２つの頂点を使用するか又は３つの頂点を使用するかを判定する。

【００５７】浮動小数点プロセッサ４０で実現される条件付き分岐マイクロ命令は、いくつかの指定条件の中の１つを試験する。 指定分岐条件が真であれば、条件付き分岐マイクロ命令の中で指定されている絶対１６ビットアドレスに対して遅延分岐が開始される。 条件付き分岐マイクロ命令の次に続く順次マイクロ命令は無条件で実行される。 マイクロ命令実行の流れは次のマイクロ命令で変化し、そのマイクロ命令は条件付き分岐マイクロ命令の絶対ターゲットに位置するマイクロ命令である。

【００５８】１つのマイクロ命令の中の分岐条件ビットと１６ビット宛先アドレスは、算術演算マイクロ命令においてＡバス、Ｂバス及びＣバスを指定するために使用されるビットを追い越す。 その場合でも、Ｄバス指定ビットと２つのＤＳソース選択ビットは条件付き分岐マイクロ命令にとどまる。 すなわち、条件付き分岐マイクロ命令実行のための同一のマイクロ命令サイクルについて、４つのＤバスソース（ＦＡＬＵ２０６、ＦＭＵＬ２
００、逆数回路２０２及びＩＡＬＵ２０４）の中のいずれかからの記憶が並行して起こりうるので、マイクロ命令の流れに変化が起こったときには、その間、パイプラインは空になる。

【００５９】浮動小数点プロセッサ４０で実現されるジオメトリ分岐マイクロ命令は、プリミティブトリビアル拒絶（ｐｔｒ）及びプリミティブアウトコード（ｐｏ
ｃ）に関わる中間条件付き値を採用する。 state_bitsレジスタのgeometry_mode フィールドは、ｐｔｒ及びｐｏ
ｃ［５：０］の計算を確定する。

【００６０】３Ｄ点は、いずれかのクリップ平面の外にあれば、ＮＰＣ空間でトリビアル拒絶されても良い。 そのような条件を、clip_bits レジスタのビットから形成したブール方程式によって説明する：

【００６１】geometry_mode == 点： ptr = xpw1 ｜ xmw ｜ ypw1 ｜ ymw1 ｜ zpw1 ｜ zmw1

【００６２】３Ｄベクトルは、２つの頂点が少なくとも１つの（同一の）クリップ平面の外にあれば、ＮＰＣ空間でトリビアル拒絶されても良い。 そのような条件をcl
ip_bits レジスタのビットから形成したブール方程式によって説明する：

【００６３】geometry_mode == ベクトル： ptr = (xpw1 && xpw2)｜ (xmw1 && xmw2)｜ (ypw1 && ypw2)｜ (ymw1 && ymw2)｜ (zpw1 && zpw2)｜ (zmw1 && zmw2)

【００６４】３Ｄ三角形は、３つの頂点全てが少なくとも１つの（同一の）クリップ平面の外にあれば、ＮＰＣ
空間でトリビアル拒絶されても良い。 そのような条件を
clip_bits レジスタのビットから形成したブール方程式によって説明する：

【００６５】 geometry_mode == 三角形： ptr = (xpw1 && xpw2 && xpw3)｜(xmw1 && xmw2 && xmw3)｜ (ypw1 && ypw2 && ypw3)｜(ymw1 && ymw2 && ymw3)｜ (zpw1 && zpw2 && zpw3)｜(zmw1 && zmw2 && zmw3)

【００６６】ｐｏｃはclip_bitsレジスタからのビットのブール方程式により形成される：

【００６７】geometry_mode == 点： poc[0] = xpw1 poc[1] = xmw1 poc[2] = ypw1 poc[3] = ymw1 poc[4] = zpw1 poc[5] = zmw1

【００６８】geometry_mode == ベクトル： poc[0] = xpw1 ｜ xpw2 poc[1] = xmw1 ｜ xmw2 poc[2] = ypw1 ｜ ypw3 poc[3] = ymw1 ｜ ymw2 poc[4] = zpw1 ｜ zpw2 poc[5] = zmw1 ｜ zmw2

【００６９】geometry_mode == 三角形： poc[0] = xpgw1 ｜ xpgw2 ｜ xpgw3 poc[1] = xmgw1 ｜ xmgw2 ｜ xmgw3 poc[2] = ypgw1 ｜ ypgw2 ｜ ypgw3 poc[3] = ymgw1 ｜ ymgw2 ｜ ymgw3 poc[4] = zpw1 ｜ zpw2 ｜ zpw3 poc[5] = zmw1 ｜ zmw2 ｜ zmw3

【００７０】プリミティブが外側クリップ境界の外にない（ｐｎｏ）かどうかを判定するためのブール方程式は６つのｐｏｃビットのＮＯＲである： pno = !(poc[0] ｜(poc[1]｜(poc[2]｜(poc[3]｜(poc
[4]｜(poc[5])

【００７１】プリミティブが２つ以上の外側クリップ境界の外にあるか否かを判定するための式、言い換えれば、多重平面クリップ（ｍｐｃ）は、６つのｐｏｃビットのカウントである： mpc = count ( poc [i]) > 1

【００７２】先に定義した中間値及びいくつかの状態ビットに基づいて、ジオメトリ分岐命令に関わるジオメトリ分岐条件を次の通り定義する。 プリミティブのいずれかの部分が正ｘクリップ平面の外にある場合の分岐。 ジオメトリ分岐正Ｘ gbpx = poc [0]

【００７３】プリミティブのいずれかの部分が負ｘクリップ平面の外にある場合の分岐。 ジオメトリ分岐負Ｘ gbmx = poc [1]

【００７４】プリミティブのいずれかの部分が正ｙクリップ平面の外にある場合の分岐。 ジオメトリ分岐正Ｙ gbpy = poc [2]

【００７５】プリミティブのいずれかの部分が負ｙクリップ平面の外にある場合の分岐。 ジオメトリ分岐負Ｙ gbmy = poc [3]

【００７６】プリミティブのいずれかの部分が正ｚクリップ平面の外にある場合の分岐。 ジオメトリ分岐正Ｚ gbpz = poc [4]

【００７７】プリミティブのいずれかの部分が負ｚクリップ平面の外にある場合の分岐。 ジオメトリ分岐負Ｚ gbmz = poc [5]

【００７８】プリミティブをトリビアル拒絶できる場合の分岐。 いずれかのクリップ平面の完全に外側にある場合には、プリミティブをトリビアル拒絶することができる。 ジオメトリ分岐クリップトリビアル拒絶 gbctr = ptr

【００７９】プリミティブをトリビアル受理できない場合の分岐。 いずれかの部分がいずれかのクリップ平面の外に位置している場合、又はmodel_clippingがイネーブルされる場合には、プリミティブをトリビアル受理することはできない。 ジオメトリ分岐クリップトリビアル受理せず gbnta = ! pno ｜model_clipping_enabled

【００８０】プリミティブを２つ以上のクリップ平面に対してクリッピングしなければならない場合、又はモデルクリッピングをイネーブルする場合の分岐。 ジオメトリ分岐単一クリップせず gbnsec = mpc｜model_clipping_enabled

【００８１】処理中のプリミティブのフェースを拒絶すべき場合又はプリミティブをトリビアル拒絶すべき場合の分岐。 この分岐は、プリミティブの現在フェースをst
ate_bitsレジスタのfront_face_reject ビットとback_f
ace_rejectビットの双方に照らして検査する。 現在フェースに関わる拒絶ビットがセットされていれば、分岐を実行する。 プリミティブのある１つのフェース（方向）
を見えなくすべき場合には、その特定のフェースに関わる拒絶ビットをセットする（前拒絶又は後拒絶）ために、浮動小数点プロセッサ４０へコマンドを送信する。
その後、プリミティブを処理するとき、そのプリミティブを拒絶して、別のプリミティブを獲得すべきか、又は現在プリミティブの処理を継続すべきかを判定するために、マイクロコードは拒絶ビットを検査する。 ジオメトリ分岐誤フェース拒絶 gbwfr = (reject_back_face && face_we_got)｜ (reject_front_face && !face_we_got)｜

【００８２】モデルクリッピングをイネーブルする場合の分岐。 ジオメトリ分岐モデルクリッピングイネーブル gbmce = model_clipping_enabled

【００８３】正しいフェース材質が導入されない場合、
プリミティブフェースを拒絶すべき場合、又はプリミティブをトリビアル拒絶すべき場合の分岐。 後特性（ｂａ
ｃｋｐｒｏｐｓ）を採用するために、浮動小数点プロセッサ４０へコマンドを送信する。 浮動小数点プロセッサ４０のマイクロコードはstate_bitsレジスタのuse_back
_propsビットをセットする。 その後、前後のフェースの材質特性と、後続するいくつかのプリミティブとを浮動小数点プロセッサ４０へ転送する。 次に、プリミティブのフェースの１つが先に処理された最前のフェースと一致しないときには、マイクロコードは、この分岐を実行する場合にプリミティブを処理するために、材質特性を変化させる。 この分岐は誤フェース拒絶又はトリビアル拒絶のための再度の検査としても使用される。 ジオメトリ分岐正しい材質導入なし gbncmi = (use_back_props && (mat_face_installed ! = face_we_got)) ｜ (reject_back_face && face_we_got) ｜ (reject_front_face && !face_we_got) ｜ ptr

【００８４】後フェース材質を導入する場合の分岐。 この分岐は、浮動小数点プロセッサ４０のマイクロコードが先のプリミティブについて又はプリミティブの初期設定時に後フェース材質を導入し且つstate_botsレジスタでuse_back_propsビットをセットした後に使用される。
この分岐は、変換時に法線を否定するか否かを決定するために使用される。 ジオメトリ分岐後フェース導入 gbbfi = use_back_props && mat_face_installed

【００８５】後特性及び後フェースを使用する場合の分岐。 ライティング計算のために後フェース材質を使用すべきときに、この分岐を実行する。 浮動小数点プロセッサ４０のマイクロコードは、プリミティブに適用されるライトを計算するために必要とされる後フェース材質を導入する。 ジオメトリ分岐後フェース使用 gbubf = face_we_got && use_back_props

【００８６】後フェースの場合の分岐。 この分岐は法線の変換を確定するために使用される。 入力プリミティブが前フェーシング法線を有しているならば、それらの法線を変換する。 入力プリミティブが後フェーシング法線を有しているのであれば、そのプリミティブにライティングモデルを適用する前に、法線を変換し且つ反転する必要がある。 ジオメトリ分岐後フェース gbbf = face_we_got

【００８７】state_bitsレジスタ中のクリップ保留ビットがセットされている場合の分岐。 ジオメトリ分岐clip_pending セット gbcps = clip_pending

【００８８】図１８は、一連の特殊条件ビットを記憶する状態ビットレジスタを示す。 ２ビットgeometry_mode
フィールドは、ジオメトリ分岐条件を計算するために、
clip_bits レジスタの使用を確定する。 ２ビットgeomet
ry_mode フィールドはswap_rr ビットのローディングにも影響を及ぼす。 ２つのgeometry_mode ビットは点、ベクトル又は三角形のいずれかを指定する。 clip_mode ビットは、clip_test 命令が１つの平面にクリッピングするか又は２つの平面にクリッピングするかを確定する。

【００８９】モデルクリッピングはクリップパイプに含まれていても良い。 モデルクリッピングがイネーブルされないときに高速実行のために共通コードを使用できるようにするために、状態ビットレジスタには特殊条件付きビットであるmodel_clipping_enabledが含まれている。 model_clipping_enabledの状態を試験するのは、特殊分岐命令である。

【００９０】状態ビットレジスタは、後拒絶、前拒絶及び拒絶なしという可能な３つの「フェース拒絶」モードを指定するために、２つの「フェース拒絶ビット」（後フェース拒絶及び前フェース拒絶）を提供する。 それらのビットは状態ビット変更マイクロ命令によりセットされる。 ビットを０にディフォルトセットすると、前後のフェースは共に受理される。 いずれか一方のみをセットすれば、後フェース又は前フェースが拒絶されることになる。

【００９１】状態ビットレジスタのface_we_got ビットは現在フェースを動的に指示する。 ０にセットされると、このビットは前フェースを指示し、１にセットされたときには後フェースを指示する。 face_we_got ビットは状態ビット変更マイクロ命令によりセットされる。

【００９２】以上説明した状態ビットは、１つの特殊分岐命令に伴って、トリビアルクリップ拒絶及び誤フェース拒絶の制御流れ分岐を発生させることができる。 特殊分岐命令は３０個のクリップビットと、２つのフェース拒絶ビットと、１つのface_we_got ビットとから条件を確定する。

【００９３】ジオメトリフォーマットによっては、１つの面の両側が異なる表面特性及び異なるライティングレベルを有することや、双方の側が同一の特性を共有することもありうる。 典型的には、１つの三角形ストリップは同じ方向に向いた三角形の連続を有し、その後に裏返って他方の側を示すことになる。 状態ビットレジスタ中の２つのビットは特性及びライティングの仮定をキャッシュさせることができる。 use_back_propsビットは、０
であれば、前フェースに関わるキャッシュ値を使用することを指示する。 use_back_propsビットが１であるときには、mat_face_installedが現在導入中の材質の側（前は０、後は１）を指示する。

【００９４】状態ビットレジスタのoutput_lenフィールドとoutput_dstフィールドは、出力回路１４５によるＯ
レジスタからの線引きパケットの転送に関わる長さと宛先を指定する。 output_lenフィールドは線引きパケットの長さを指示する。 output_dstビットは線引きパケットの宛先として線引きプロセッサ５０〜５４又はコマンドプリプロセッサ３０のいずれかを指定する。

【００９５】状態ビットレジスタのスワップフィールドは、Ｒレジスタへのバス索引の再マッピング、すなわち、スワッピングを可能にする。 スワップはＲレジスタＲ８からＲ３１に適用される。 スワップは、レジスタ８
個を各々含む３つのレジスタグループについて機能する。 ＲレジスタＲ８からＲ１５はグループ１、ＲレジスタＲ１６からＲ２３はグループ２、レジスタＲ２５からＲ３１はグループ３である。 スワップはジオメトリ形状の種類に合わせて特殊化されている。 三角形の場合、３
つの頂点は３つのレジスタグループ１〜３に記憶される。 スワップ動作は頂点のｙ成分をｙ１≦ｙ２≦ｙ３となるように分類する。

【００９６】スワップ動作を開始するために、３つの浮動小数点比較マイクロ命令を連続して実行し、続いて、
３つの先の不等結果をswap_rr にロードするために制御・モードビット変更マイクロ命令を実行する（０≧偽、
１≧真）。 geometry_mode がベクトルであるとき、swap
_rr フィールドをＦＡＬＵ２０６の比較の結果としてロードする場合に、（ｙ１＞ｙ３）及び（ｙ２＞ｙ３）の比較は強制的に０とされる。 swap_rr フィールドを制御・モードビット変更マイクロ命令中の即時データからロードすることも可能である。

【００９７】図１９は、起こりうる全てのｙ座標順序付けに対して状態ビットレジスタのswap_rr フィールドに記憶される頂点比較分類の結果を示す。 図２０は、swap
_rrフィールドの内容に対応するグループ１〜３のＲレジスタの再マッピングを示す。 次の制御・モードビット変更マイクロ命令がswap_rr フィールドを０にするまで、あるいは、条件ビットをロードするために次の制御・モードビット変更マイクロ命令が実行されるまで、再マッピングは有効なままである。 スワッピングが有効である間、ＲレジスタＲ８からＲ３１を参照するたびに、
それはレジスタ再順序付けを受ける。

【００９８】クリップビットレジスタの編成は三角形、
ベクトル、点に対してそれぞれ異なる。 図２１は、三角形の場合のクリップビットレジスタの編成を示す。 クリップビットレジスタ中の各対のビットは、対向する１対のクリッピング平面に対して比較される特定の１つの頂点に関わる入／出ビットに対応する。 たとえば、２つのビット「ＸＰＷ１」及び「ＸＭＷ１」では、第１の（「プラス（＋）」）ビットは頂点１のＸ座標が内側Ｘ
クリップ平面の右側にある場合に限って１であり、また、第２の（「マイナス（−）」）ビットは、Ｘ座標が内側Ｘ左クリップ平面の左側にある場合に限って１である。 次の２つのビット「ＸＰＧＷ１」及び「ＸＭＧＷ
１」も、試験が外側Ｘ「ガード」クリップ平面に対するものであったことを除いて同様である。 残りのビットも同様である。 ガード試験はＺ座標には適用されないので、Ｚクリップ試験ビットはガード試験なしである。

【００９９】図２２は、ベクトルの場合のクリップビットレジスタの編成を示す。 図２３は、点の場合のクリップビットレジスタの編成を示す。 clip_bits レジスタ中のビットは、clip_test マイクロ命令の実行によってセットされる。 各々のclip_test マイクロ命令は別のビット又は１対のビットを生成し、それらのビットはclip_b
its レジスタへとシフトされる。 図２４は、clip_test
命令を実行するときに起こるシフト動作の動きを示す。
右上に入って来る新たなビットはクリップ試験の結果であり、矢印はビットの動きを示す。

【０１００】図２５及び図２６は、浮動小数点プロセッサ４０のstate_bitsレジスタにおける選択されたビットを更新する状態ビット変更マイクロ命令を示す。 状態ビット変更マイクロ命令によりアドレス指定されるstate_
bitsごとに、別個のイネーブルビットが設けられている。 ビット１及び０はＤバスに関して４つのソースの中の１つを次のようにして選択する。 すなわち、ＤＳフィールドを伴うソースを選択し、ＰＣスタック clip_bits
レジスタソース又はstate_bitsレジスタソースをポップする。 状態ビットレジスタのface_we_got ビットはＦＡ
ＬＵ２０６からのｆｃｃ条件からロードされる。 ０は前フェースを指示し、１は後フェースを指示する。 ｆｃｃ
条件が１であれば（［Ａバス］又は［ｍ ｏｕｔ］＜
［Ｃバス］）、face_we_got ビットは１にセットされる。 それ以外のｆｃｃ条件はface_we_got ビットを０にセットすることになる。

【０１０１】図２７及び図２８は、動的結果から非レジスタファイルレジスタをロードする雑レジスタロードマイクロ命令を示す。 目標となるレジスタはclip_bits レジスタと、state_bitsレジスタと、ＰＣ（プログラムカウンタ）とを含む。 加えて、雑レジスタロードマイクロ命令に伴って、output_lenフィールド、dispatch_mask
、geometry_mode 及びclip_mode レジスタをロードしても良い。 geometry_mode は、１＝点、２＝線及び３＝
三角形というクリッピングモードの中の１つを選択する。

【０１０２】図２９及び図３０は、state_bitsレジスタ中の選択されたビットを更新し且ついくつかの制御アクションを開始させる制御・モードビット変更マイクロ命令を示す。 制御・モードビット変更マイクロ命令によりアドレス指定されるstate_bitsに対して、別個のイネーブルビットが設けられている。 制御・モードビット変更マイクロ命令の中で「新Ｉディスパッチオフ（clip_pen
dingでない場合）」ビットがセットされているとき、cl
ip_pendingビットが真でない限り、マイクロ命令実行の流れはインラインで継続しない。 その代わりに、次のような事象のシーケンスが起こる。 free_Oビットがセットされると、Ｏレジスタファイルにおいて１つの線引きパケットが完了していることを指示する信号が出力回路１
４５へ送信される。 その後、出力回路１４５はその線引きパケットを線引きプロセッサ５０〜５４へ同報通信する。 入力回路１４１のＩバンクが割当てられていなければ、need_Iをセットすべきである。 新たな入力バッファが利用可能になるまで、制御シーケンサは停止する。 新たなＩバンクが利用可能であるときには、ＩレジスタＩ
０の下位の５ビット、７ビット又は９ビットを新たな入力のメッセージ名として使用し、ＣＳ４９に対する絶対アドレスへと形成する。 その絶対アドレスにおける命令を取り出し、復号し、ディスパッチする。 その後、適切なメッセージサブルーチンの第１の命令から始めて、正規の命令処理を再開する。

【０１０３】現在再フォーマットした頂点パケットが線引きパケットを生成しない場合、先に説明した「free_
O」ビットではなく、「ヌル出力」ビットをセットする。 現在再フォーマットした頂点パケットは全てのジオメトリ形状がクリッピングで除去されている、又は後方への向きである等の理由によって線引きパケットを生成しないことになるであろう。 以上の明細書の中では本発明をその特定の実施例に関連して説明したが、特許請求の範囲に記載されている本発明のより広い趣旨から逸脱せずに本発明について様々な変形や変更を実施しうることは明白であろう。 従って、明細書及び図面は限定的ではなく、例示としてみなされるべきである。

【図面の簡単な説明】

【図１】 ホストプロセッサと、メモリサブシステムと、グラフィックスアクセラレータと、表示装置とを含むコンピュータシステムのブロック線図。

【図２】 コマンドプリプロセッサと、１組の浮動小数点プロセッサと、１組の線引きプロセッサと、フレームバッファと、ポストプロセッサと、ランダムアクセスメモリ／デジタル／アナログ変換器（ＲＡＭＤＡＣ）から構成されているグラフィックスアクセラレータのブロック線図。

【図３】 制御記憶装置（ＣＳ）と、入力回路と、出力回路と、レジスタファイルと、１組の機能単位と、制御回路と、ＳＲＡＭインタフェース回路とを含む浮動小数点プロセッサセクションのブロック線図。

【図４】 機能単位と、３つのソースバス（Ａバス、Ｂ
バス及びＣバス）及び１つの宛先バス（Ｄバス）から構成される浮動小数点プロセッサに関わるデータ経路とを示す図。

【図５】 入力回路のＩレジスタと、出力回路のＯレジスタと、レジスタファイルのＲレジスタ及びＰレジスタとのレジスタマッピングを示す図。

【図６】 一実施例の浮動小数点プロセッサに関わるマイクロコード命令フォーマットを示す図。

【図７】 １つのポイントを１つ又は２つのクリップ平面と比較し且つその比較からの１つ又は２つの結果ビットをclip_bits レジスタへシフトするclip_test マイクロ命令のフォーマットを示す図。

【図８】 １つのポイントを１つ又は２つのクリップ平面と比較し且つその比較からの１つ又は２つの結果ビットをclip_bits レジスタへシフトするclip_test マイクロ命令のフォーマットを示す図。

【図９】 浮動小数点プロセッサで実現される単項ＦＡ
ＬＵマイクロ命令のフォーマットを示す図。

【図１０】 浮動小数点プロセッサで実現される単項Ｆ
ＡＬＵマイクロ命令のフォーマットを示す図。

【図１１】 Ｂバスの内容について浮動小数点逆数演算を実行する浮動小数点逆数マイクロ命令のフォーマットを示す図。

【図１２】 ブロックロードマイクロ命令のフォーマットと、ブロックロードマイクロ命令のＲＳ値及びＲＥ値のＰレジスタ、Ｒレジスタ及びＯレジスタへのマッピングとを示す図。

【図１３】 ブロックロードマイクロ命令のフォーマットと、ブロックロードマイクロ命令のＲＳ値及びＲＥ値のＰレジスタ、Ｒレジスタ及びＯレジスタへのマッピングとを示す図。

【図１４】 ブロック記憶マイクロ命令のフォーマットと、ブロック記憶マイクロ命令のＲＳ値及びＲＥ値のＰ
レジスタ、Ｒレジスタ及びＯレジスタへのマッピングとを示す図。

【図１５】 ブロック記憶マイクロ命令のフォーマットと、ブロック記憶マイクロ命令のＲＳ値及びＲＥ値のＰ
レジスタ、Ｒレジスタ及びＯレジスタへのマッピングとを示す図。

【図１６】 浮動小数点プロセッサで実現され、一般に発生する条件に関わる条件及び組合わせの個別試験を実行する特殊化ジオメトリ分岐マイクロ命令のフォーマットを示す図。

【図１７】 浮動小数点プロセッサで実現され、一般に発生する条件に関わる条件及び組合わせの個別試験を実行する特殊化ジオメトリ分岐マイクロ命令のフォーマットを示す図。

【図１８】 一連の特殊条件ビットを記憶する状態ビットレジスタを示す図。

【図１９】 起こりうる全てのｙ座標順序付けに対して状態ビットレジスタのswap_rr フィールドに記憶される頂点比較分類結果を示す図。

【図２０】 swap_rr フィールドの内容に対応するグループ１〜３のＲレジスタの再マッピングを示す図。

【図２１】 クリップビットレジスタの編成と、clip_t
est 命令が実行されるときに起こるシフト動作の動きとを示す図。

【図２２】 クリップビットレジスタの編成と、clip_t
est 命令が実行されるときに起こるシフト動作の動きとを示す図。

【図２３】 クリップビットレジスタの編成と、clip_t
est 命令が実行されるときに起こるシフト動作の動きとを示す図。

【図２４】 クリップビットレジスタの編成と、clip_t
est 命令が実行されるときに起こるシフト動作の動きとを示す図。

【図２５】 state_bit レジスタの選択されたビットを更新する状態ビット変更マイクロ命令を示す図。

【図２６】 state_bit レジスタの選択されたビットを更新するを状態ビット変更マイクロ命令を示す図。

【図２７】 動的結果から非レジスタファイルレジスタをロードする雑レジスタロードマイクロ命令を示す図。

【図２８】 動的結果から非レジスタファイルレジスタをロードする雑レジスタロードマイクロ命令を示す図。

【図２９】 state_bit レジスタの選択されたビットを更新し且ついくつかの制御アクションを開始させる制御ビット・モードビット変更マイクロ命令を示す図。

【図３０】 state_bit レジスタの選択されたビットを更新し且ついくつかの制御アクションを開始させる制御ビット・モードビット変更マイクロ命令を示す図。

【符号の説明】

２０…ホストプロセッサ、２２…メモリサブシステム、
２４…グラフィックスアクセラレータ、２６…表示装置、２８…ホストバス、３０…コマンドプリプロセッサ、４０〜４３…浮動小数点プロセッサ、５０〜５４…
線引きプロセッサ、６１〜６５…ＶＲＡＭインタリーブバンク、７０…ポストプロセッサ、７２…ランダムアクセスメモリ／デジタル／アナログ変換器、８０…線引きコマンドバス、８２…浮動小数点コマンドバス、１００
…フレームバッファ、１４１…入力回路、１４２…レジスタファイル、１４３…機能単位、１４４…制御回路、
１４５…出力回路、１４６…ＳＲＡＭインタフェース回路、１４７…制御記憶装置アドレスバス、１４８…制御記憶装置データバス、１４９…制御記憶装置、２００…
浮動小数点乗算器、２０２…逆数回路、２０４…整数演算論理装置、２０６…整数演算論理装置、２２０…Ａバス、２２２…Ｂバス、２２４…Ｃバス、２２６…Ｄバス、２３０…マルチプレクサ。