1.一种用于3D图学渲染加速的FPGA芯片，其特征在于，该3D FPGA芯片由上层的可重构层电路与下层的逻辑层电路相互叠加成为一体，该3D FPGA芯片根据数据流从输入到输出的顺序依次包括PCIe接口模块(1)、3D装填模块(2)、空间二分模块(3)、起始渲染模块(4)、
3D渲染模块(5)和显示模块(6)，其中：
3D装填模块(2)，用于将来自主计算机(PC)经由PCIe接口模块(1)输入的3D数据中的3D图元数据缓存于外部的图元SDRAM中，并将3D数据中的3D光学数据直接输出至起始渲染模块(4)，该3D光学数据至少包括摄像头、材质及光源信息；
空间二分模块(3)，用于将外部的图元SDRAM中缓存的3D图元数据转换成空间二分KD树型数据并缓存于外部的KD SDRAM中；
起始渲染模块(4)，用于对3D装填模块输入的至少包括摄像头、材质及光源信息的3D光学数据进行分析和处理，产生3D渲染模块所需的光学数据，该光学数据至少包括射线原点及画面顶点数据，并输出给3D渲染模块，同时产生3D渲染模块渲染每帧3D画面所需的启动信号以及处理3D渲染模块结束每帧3D画面渲染时产生的终结信号；
3D渲染模块(5)，用于对同步输入的外部图元SDRAM中缓存的3D图元数据、KD SDRAM中缓存的空间二分KD树型数据以及起始渲染模块(4)的光学数据进行3D渲染，并将渲染处理的结果输出至显示模块(6)。
2.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述可重构层电路与所述逻辑层电路在该3D FPGA芯片中并存而形成一个叠加与紧密连接的完整结构。
3.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述PCIe接口模块(1)用于实现该3D FPGA芯片与外部PCIe总线的数据传输，前端接口与PCIe总线插槽连接，外部信号通过PCIe总线以差分信号的形式进出芯片；PC硬碟的3D数据文档中的3D数据以高速串口传输方式经PC主机板上的PCIe插槽被传送至本3D FPGA芯片的PCIe接口模块的差分端口；PCIe接口模块的后端接口与3D装填模块(2)连接。
4.根据权利要求3所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述PCIe接口模块(1)包括PCIe核模块与PCIe应用模块，其中PCIe核模块用于执行数据交换的物理层、数据链接层与处理层的协议逻辑；PCIe应用模块用于控制3D装填模块、空间二分模块、3D渲染模块以及显示模块与外部或外部PCIe总线插槽上的PC、图元SDRAM、KD SDRAM以及帧缓存SDRAM之间的数据交换。
5.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述3D装填模块(2)包括PCIe读取模块、3D分类模块和图元SDRAM控制模块，其中：
PCIe读取模块，用于从PCIe接口模块(1)中获取3D数据并传输给3D分类模块；
3D分类模块，用于将该3D数据分成二类数据，一类为3D图元数据，输出至外部图元SDRAM，另一类为3D光学数据，至少包括摄像头、材质、光源数据，输出至起始渲染模块(4)；
图元SDRAM控制模块，用于将该3D图元数据输出并缓存至外部图元SDRAM。
6.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述空间二分模块(3)包括KD节堆栈FILO模块、构建KD模块、二分模块、成本计算模块、二分位置FIFO模块和图元FIFO模块，其中，成本计算模块与二分模块从外部图元SDRAM读入各自所需的3D图元数据同时分别缓冲于图元FIFO模块与二分位置FIFO模块；二分模块用自二分位置FIFO获取的顶点产生3D情景图元基于轴向包盒的空间二分平面，继而利用成本计算模块从图元FIFO获取的图元顶点坐标来计算KD树(KD Tree)每一级AABB的二分成本，最终以成本最低的二分平面来完成该级的KD节二分。
7.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述起始渲染模块(4)包括起始ALU和起始状态机，其中：
起始ALU用于对3D装填模块输入的3D光学数据进行分析和处理，产生3D渲染模块所需的射线原点及画面顶点数据，并输出给3D渲染模块，同时处理3D渲染模块结束每帧3D画面渲染时产生的终结信号；
起始状态机用于产生3D渲染模块渲染每帧3D画面所需的启动信号。
8.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述3D渲染模块(5)包括主路由模块、穿越缓存模块、列举缓存模块、穿刺缓存模块、着色缓存模块、渲染穿越模块、渲染列举模块、渲染穿刺模块、渲染着色模块，以及间隔4个渲染模块的穿越FIFO模块、列举FIFO模块和穿刺FIFO模块，其中：
来自外部KD SDRAM的KD节数据输入穿越缓存模块，来自外部图元SDRAM的图元数据输入主路由模块，来自起始渲染模块的光学数据输入渲染穿越模块；
3D渲染的管线操作计算顺序：渲染穿越模块－>穿越FIFO模块－>渲染列举模块－>列举FIFO模块－>渲染穿刺模块－>穿刺FIFO模块－>渲染着色模块，这个管线操作将沿光线跟踪的方向从点到最近穿刺点，按直射－>反射－>折射的顺序周而复始直到完成。
9.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述主路由模块包括主循环MUX模块和主缓存读取模块，其中，主循环MUX模块从渲染列举模块、渲染穿刺模块以及渲染着色模块三个模块中选择一个模块，主缓存读取模块从外部的图元SDRAM输入被选择模块所需的图元数据，主循环MUX模块继而将输入图元数据输出给该被选择模块。
10.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越缓存模块包括穿越CAM模块、穿越TAG模块和穿越缓存RAM模块，其中的穿越CAM模块与穿越TAG模块接受并分析渲染穿越模块对渲染穿越管道计算所需KD节数据的请求，继而从穿越缓存RAM模块或从外部KD SDRAM输入所需的KD节数据。
11.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述渲染穿越模块由穿越路由模块、与64根可重构射线1:1对应的穿越管道模块以及穿越浮点ALU构成；来自穿越缓存模块的KD节数据经由穿越路由模块输入穿越路由模块选择的穿越管道模块，对射线与输入的KD节调用穿越浮点ALU模块进行渲染穿越计算，将结果的KD叶节ID输出给穿越FIFO模块以备输出给渲染列举模块。
12.根据权利要求11所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越路由模块包括循环选控模块和穿越缓存读取模块，其中循环选控模块以轮流循环的方式在64根可重构射线的穿越管道中选择一个管道与穿越缓存模块连接，穿越缓存读取模块从穿越缓存模块输入所需的KD节数据并交予穿越管道。
13.根据权利要求11所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越管道模块包括穿越状态模块、射线产生模块、穿越控制模块和穿越数据路径模块，用于执行一根射线与一个KD节的穿越计算，包括射线与KD节包盒以及二分面的穿刺计算，计算穿越整个KD树所有KD节直到KD叶节；计算过程由穿越控制模块中的有限状态机控制穿越数据路径模块中的运算逻辑来完成。
14.根据权利要求13所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越数据路径模块包括穿越堆叠模块和穿越算法模块，其核心模块是穿越算法模块，用于执行射线与KD节包盒的空间二分平面的穿刺计算，当射线同时穿越二分平面两侧的KD节时，一方面继续穿越下一级的KD节，另一方面将暂时搁置的KD节登记于穿越堆栈FILO模块。
15.根据权利要求13所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越管道模块中的穿越数据路径模块共用同一个穿越浮点ALU模块，穿越浮点ALU模块包括穿越浮点ALU控制模块和浮点ALU数据路径模块，用于接受穿越数据路径模块发出的ALU模式请求，由穿越浮点ALU控制模块发出适当的控制信号，让浮点ALU数据路径模块形成所需的穿越ALU计算公式来完成穿越浮点ALU计算。
16.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿越FIFO模块包含64个可重构的用于个别射线穿越计算的穿越FIFO子模块，穿越FIFO模块的输入来自3D渲染模块的渲染穿越模块，由穿越路由模块控制导入个别射线穿越计算的穿越FIFO子模块。
17.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述列举缓存模块包括列举TAG模块和列举缓存RAM模块，其中的列举TAG模块接受并分析渲染列举模块对渲染列举管道计算所需图元ID数据的请求，继而从列举缓存RAM模块或从外部图元SDRAM输入所需的图元ID数据。
18.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述渲染列举模块由列举路由模块与64根可重构射线1:1对应的列举管道模块构成，来自列举缓存模块的图元数据经由列举路由模块输入列举路由模块选择的列举管道模块，进行渲染列举计算，将结果的KD叶节图元ID输出给列举FIFO以备输入渲染穿刺模块。
19.根据权利要求18所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述列举路由模块包括循环选控模块和列举缓存读取模块，其中的循环选控模块以轮流循环的方式在
64根可重构射线的列举管道中选择一个管道与列举缓存连接，由列举缓存读取模块从列举缓存模块输入所需的KD叶节中的图元数据并交予列举管道。
20.根据权利要求18所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述列举管道模块包括列举控制模块和列举数据路径模块，用于执行渲染列举计算，求得所有KD叶节中的图元ID，计算过程由列举控制模块中的有限状态机控制列举数据路径模块中的运算逻辑来完成。
21.根据权利要求20所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述列举数据路径模块的核心模块是列举算法模块，用于从图元SDRAM中的图元数据求得所有KD叶节中的图元ID。
22.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述列举FIFO模块包含64个可重构的用于个别射线列举计算的列举FIFO子模块，列举FIFO模块的输入来自3D渲染模块的渲染列举模块，由列举路由模块控制导入个别射线列举计算的列举FIFO子模块。
23.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺缓存模块包括穿刺TAG模块和穿刺缓存RAM模块，其中的穿刺TAG模块接受并分析渲染穿刺模块对渲染穿刺管道计算所需图元顶点数据的请求，继而从穿刺缓存RAM模块或从外部图元SDRAM输入所需的图元顶点数据。
24.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述渲染穿刺模块由穿刺路由模块、64根可重构射线1:1对应的穿刺管道模块以及穿刺浮点ALU模块构成，来自穿刺缓存模块的顶点数据经由穿刺路由模块输入穿刺路由模块选择的穿刺管道模块，进行渲染穿刺计算，将结果的图元ID与穿刺点坐标输出给穿刺FIFO模块以备输入渲染着色模块。
25.根据权利要求24所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺路由模块包括循环选控模块和穿刺缓存读取模块，其中的循环选控模块以轮流循环的方式在
64根可重构射线的穿刺管道中选择一个管道与穿刺缓存连接，穿刺缓存读取模块从穿刺缓存模块输入所需的KD叶节中的图元数据并交予穿刺管道。
26.根据权利要求24所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺管道模块包括穿刺控制模块和穿刺数据路径模块，用于执行渲染穿刺计算，计算射线与所有KD叶节中的图元是否穿刺成功以及穿刺位置；计算过程由穿刺控制模块中的有限状态机控制穿刺数据路径模块中的运算逻辑来完成。
27.根据权利要求26所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺数据路径模块的核心模块是穿刺算法模块，用于从图元SDRAM中的图元顶点数据计算射线与图元的穿刺与否及穿刺点位置。
28.根据权利要求24所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺浮点ALU模块包括穿刺浮点ALU控制模块和浮点ALU数据路径模块，用于接受穿刺数据路径模块发出的ALU模式请求，由穿刺浮点ALU控制模块发出适当的控制信号，让浮点ALU数据路径模块形成所需的穿刺ALU计算公式来完成穿刺浮点ALU计算。
29.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述穿刺FIFO模块包含64个可重构的用于个别射线穿刺计算的穿刺FIFO子模块；穿刺FIFO模块的输入来自3D渲染模块的渲染穿刺模块，由穿刺路由模块控制导入个别射线穿刺计算的穿刺FIFO子模块。
30.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述着色缓存模块包括着色TAG模块和着色缓存RAM模块，其中的着色TAG模块接受并分析渲染着色模块对渲染着色管道计算所需图元光学数据的请求，继而从着色缓存RAM模块或从外部图元SDRAM输入所需的图元光学数据。
31.根据权利要求8所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述渲染着色模块由着色路由模块、64根可重构射线1:1对应的着色管道模块以及着色浮点ALU模块构成；来自着色缓存模块的图元光学数据经由着色路由模块输入着色路由模块选择的着色管道模块，进行渲染着色计算，将结果的图元颜色输出给显示模块。
32.根据权利要求31所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述着色路由模块包括循环选控模块和着色缓存读取模块，其中的循环选控模块以轮流循环的方式在
64根可重构射线的着色管道中选择一个管道与着色缓存模块连接，由着色缓存读取模块从着色缓存模块输入所需的图元光学数据并交予着色管道。
33.根据权利要求31所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述着色管道模块包括着色控制模块和着色数据路径模块，用于执行渲染着色计算，计算过程由着色控制模块中的有限状态机控制着色数据路径模块中的运算逻辑来完成。
34.根据权利要求33所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述着色数据路径模块包括着色算法模块和着色堆叠模块，其中的核心模块是着色算法模块，利用图元SDRAM经主路由模块、着色缓存模块以及着色路由模块输入的图元光学数据计算每一个被跟踪射线穿刺击中的图元的光学效应，即计算光源直射、反射与折射的光学颜色；计算将反复使用射线跟踪，计算从每一直射光源击中的图元开始反复跟踪每一击中点上发生的反射与折射对击中图元所造成的光学颜色效应。
35.根据权利要求31所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述着色浮点ALU模块包括着色浮点ALU控制模块和浮点ALU数据路径模块，用于接受着色数据路径模块发出的ALU模式请求，由着色浮点ALU控制模块发出适当的控制信号，让浮点ALU数据路径模块形成所需的着色ALU计算公式来完成着色浮点ALU计算。
36.根据权利要求35所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述浮点ALU数据路径模块是3D渲染模块的3个调用ALU的子模块的每一个管道模块共享的ALU计算模块，这3个调用ALU的子模块为渲染穿越模块、渲染穿刺模块、渲染着色模块；每一个渲染子模块的每一个管道模块提供在个别ALU计算周期所需的ALU模式，由穿越浮点ALU控制模块、穿刺浮点ALU控制模块或着色浮点ALU控制模块之一对该ALU模式进行解码而发出对浮点ALU数据路径模块的控制信号。
37.根据权利要求36所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述浮点ALU数据路径模块包括3个浮点单元模块和浮点除法器模块，3个浮点单元模块是浮点单元0模块、浮点单元1模块、浮点单元2模块，分别由输入的OP码控制，用于执行两个32位IEEE 
754浮点数的加法(+)或减法(－)或乘法(X)；浮点除法器模块只能执行两个32位IEEE 754浮点数的除法(÷)。
38.根据权利要求37所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述浮点除法器模块由3个浮点单元组成，执行两个32位IEEE754浮点数的除法，这3个浮点单元的电路结构与浮点ALU数据路径模块中的3个浮点单元的组合相同，这3个浮点单元的逻辑结构由静态可重构的编程模式决定。
39.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述显示模块(6)对渲染处理的结果进行数据转换，得到显示结果信息，并将得到的显示结果信息缓存在外部的帧缓冲SDRAM中，以及将得到的显示结果信息与从外部的帧缓冲SDRAM输入的RGB颜色数据一起输出给VGA显示器以供本地监视，同时反馈给PCIe接口模块(1)以供主计算机处理。
40.根据权利要求39所述的用于3D图学渲染加速的FPGA芯片，其特征在于，所述显示模块包括显示状态机模块、VGA控制模块、帧缓冲控制模块和显示PCIe控制模块，其中：
显示状态机模块控制VGA控制模块、显示PCIe控制模块与帧缓冲控制模块的数据输入与行为时序：
VGA控制模块将颜色数据与VGA接口的同步信号送给外部的VGA RAMDAC芯片与VGA接口；
帧缓冲控制模块将3D渲染结果数据送给外部的帧缓存SDRAM；
显示PCIe控制模块将3D渲染结果数据送给PCIe接口模块以缓存于外部的帧缓存SDRAM，同时提供给外部PCIe总线插槽上的主计算机进一步的处理。
41.根据权利要求1所述的用于3D图学渲染加速的FPGA芯片，其特征在于，该FPGA芯片与外部SDRAM进行数据交换，该外部SDRAM包括图元SDRAM、KD SDRAM与帧缓冲SDRAM，其中：
该外部SDRAM中的图元SDRAM直接连接于该FPGA芯片中的3D装填模块(2)和空间二分模块(3)，该外部SDRAM中的KD SDRAM直接连接于该FPGA芯片中的空间二分模块(3)和3D渲染模块(5)，该外部SDRAM中的帧缓冲SDRAM直接连接于该FPGA芯片中的显示模块(6)；或者该FPGA芯片是经由外部的PCIe总线连接于该外部SDRAM中的图元SDRAM、KD SDRAM与帧缓冲SDRAM。