불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}

본 발명은 불휘발성 메모리 장치 에 관한 것으로 구체적으로는, 불휘발성 메모리 장치의 동작 방법에 관한 것이다.

반도체 저장 장치는 크게 휘발성 메모리 장치(Volatile memory device) 및 불휘발성 메모리 장치(Nonvolatile memory device)로 나뉜다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터를 소실하는 저장 장치이다. 휘발성 메모리 장치는 DRAM(Dynamic RAM) 및 SRAM(Static RAM)등이 있다. 불휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 데이터를 소실하지 않는 저장 장치이다. 불휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable PROM), PRAM(Phase Change Memory), RRAM(Resistive RAM), 및 플래시 메모리(Flash Memory)등이 있다.

최근에, 불휘발성 메모리 장치는 집적도를 향상시킨 3차원 구조로 발전하고 있다. 3차원 구조의 불휘발성 메모리 장치는 쓰기 속도, 셀 수명 및 전력효율이 향상된다. 3차원 구조의 불휘발성 메모리 장치는 기존의 2차원 구조의 불휘발성 메모리 장치와는 구조가 다르다. 3차원 구조의 불휘발성 메모리 장치와 2차원 구조의 불휘발성 메모리 장치의 구조적 차이로 인해, 3차원 구조의 불휘발성 메모리를 구동하기 위한 다양한 방법들이 연구되고 있다.

본 발명의 목적은, 불휘발성 메모리 장치 및 저장 장치의 동작 방법을 제공하는 데에 있다.

본 발명의 실시 예에 따른 매트에 복수의 비트 라인들로 연결된 제1 및 제2 페이지 버퍼들로 구성된 불휘발성 메모리 장치의 동작 방법은, 외부로부터 제1 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로 입력 하기 위한 제1 입력 동작을 수행하는 단계, 상기 제1 입력 동작을 수행한 후, 상기 1 페이지 데이터의 제 2 서브 페이지 데이터를 상기 제2 페이지 버퍼들로 입력 하기 위한 제2 입력 동작을 수행하는 단계 및 상기 제2 입력 동작을 수행하는 동안, 상기 제1 페이지 버퍼들에서 제1 덤핑 동작을 수행하는 단계를 포함한다.

실시 예로써, 상기 제2 입력 동작을 수행한 후, 제2 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로 입력하기 위한 제3 입력 동작을 수행하는 단계, 상기 제 3 입력 동작을 수행하는 동안, 상기 제2 페이지 버퍼들에서 제2 덤핑 동작을 수행하는 단계, 상기 제3 입력 동작을 수행한 후, 상기 제2 페이지 데이터의 제2 서브 페이지 데이터를 상기 제2 페이지 버퍼들로 입력하기 위한 제4 입력 동작을 수행하는 단계, 및 상기 제4 입력 동작을 수행하는 동안, 상기 제1 페이지 버퍼들에서 제3 덤핑 동작을 수행하는 단계를 더 포함한다.

실시 예로써, 상기 제4 입력 동작을 수행한 후, 제3 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로 입력하기 위한 제5 입력 동작을 수행하는 단계, 상기 제5 입력 동작을 수행하는 동안, 상기 제2 페이지 버퍼들에서 제4 덤핑 동작을 수행하는 단계, 상기 제5 입력 동작을 수행한 후, 상기 제3 페이지 데이터의 제2 서브 페이지 데이터를 상기 제2 페이지 버퍼들로 입력하기 위한 제6 입력 동작을 수행하는 단계 및 상기 제6 입력 동작을 수행하는 동안, 상기 제1 페이지 버퍼들에서 제5 덤핑 동작을 수행하는 단계를 더 포함한다.

실시 예로써, 상기 제6 입력 동작을 수행한 후, 상기 제2 페이지 버퍼들에서 제6 덤핑 동작을 수행하는 단계를 더 포함한다.

실시 예로써, 상기 제6 덤핑 동작이 완료된 후, 상기 메모리 셀 어레이의 하나의 페이지에 복수의 데이터를 프로그램하는 단계를 더 포함한다.

실시 예로써, 상기 제 1 내지 제6 입력 동작은 상기 제1 내지 제3 페이지 데이터를 외부에서 상기 제1 및 제2 페이지 버퍼들의 캐시 래치들로 입력한다.

실시 예로써, 상기 제1 내지 제6 덤핑 동작은 상기 제1 내지 제3 페이지 데이터를 상기 제1 및 제2 페이지 버퍼들의 상기 캐시 래치들에서 데이터 래치들로 넘긴다.

본 발명의 실시 예에 따른 매트에 복수의 비트 라인들로 연결된 제1 및 제2 페이지 버퍼들로 구성된 불휘발성 메모리 장치의 동작 방법은, 하나의 페이지에 포함된 복수의 데이터를 상기 제1 및 제2 페이지 버퍼들에 센싱하는 동작을 수행하는 단계, 상기 센싱 동작을 수행하는 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로부터 출력하기 위한 제1 출력 동작을 수행하는 단계, 상기 제1 출력 동작을 수행한 후, 상기 제1 페이지 데이터의 제2 서브 페이지 데이터를 상기 제 2 페이지 버퍼들로부터 출력하기 위한 제2 출력 동작을 수행하는 단계 및 상기 제2 출력 동작을 수행하는 동안, 상기 제1 페이지 버퍼들에서 제1 덤핑 동작을 수행하는 단계를 포함한다.

실시 예로써, 상기 제1 덤핑 동작을 수행한 후, 제2 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로부터 출력하기 위한 제3 출력 동작을 수행하는 단계, 상기 제3 출력 동작을 수행하는 동안, 상기 제2 페이지 버퍼들에서 제2 덤핑 동작을 수행하는 단계, 및 상기 제 2 덤핑 동작을 수행한 후, 상기 제2 페이지 데이터의 제2 서브 페이지 데이터를 상기 제2 페이지 버퍼들로부터 출력하기 위한 제4 출력 동작을 수행하는 단계를 더 포함한다.

실시 예로써, 상기 제4 출력 동작을 수행하는 동안, 상기 제1 페이지 버퍼들에서3 덤핑 동작을 수행하는 단계, 상기 제3 덤핑 동작을 수행한 후, 제3 페이지 데이터의 제1 서브 페이지 데이터를 상기 제1 페이지 버퍼들로부터 출력하기 위한 제 5 출력 동작을 수행하는 단계, 상기 제5 출력 동작을 수행하는 동안, 상기 제2 페이지 버퍼들에서 제4 덤핑 동작을 수행하는 단계 및 상기 제4 덤핑 동작을 수행한 후, 상기 제3 페이지 데이터의 제2 서브 페이지 데이터를 상기 제2 페이지 버퍼들로부터 출력하기 위한 제6 출력 동작을 수행하는 단계를 더 포함한다.

실시 예로써, 상기 제1 내지 제4 덤핑 동작은 상기 제1 내지 제3 페이지 데이터를 상기 제1 및 제2 페이지 버퍼들의 데이터 래치들에서 캐시 래치들로 넘긴다.

실시 예로써, 상기 제1 내지 제6 출력 동작은 상기 제1 내지 제3 페이지 데이터를 상기 제1 및 제2 페이지 버퍼들의 상기 캐시 래치들 에서 외부로 출력한다.

실시 예로써, 상기 제1 및 제2 출력 동작이 수행되기 전에, 상기 제1 및 제2 페이지 버퍼들의 덤핑 동작은 상기 센싱 동작과 함께 수행된다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 매트, 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더, 상기 선택된 메모리 블록의 어느 하나의 페이지에 복수의 데이터를 프로그램 하거나, 상기 선택된 메모리 블록의 어느 하나의 페이지로부터 읽혀진 상기 복수의 데이터를 저장하는 제1 및 제2 페이지 버퍼들을 포함하는 입출력 회로 및 상기 입출력 회로의 상기 제1 및 제2 페이지 버퍼들 중 어느 하나의 페이지 버퍼들에서 데이터의 입력 또는 출력 동작을 수행하는 동안, 다른 페이지 버퍼들에서 덤핑 동작을 수행하도록 제어하는 제어 로직을 포함한다.

실시 예로써, 상기 복수의 데이터는 LSB, CSB 또는 MSB 데이터이다.

실시 예로써, 상기 불휘발성 메모리 장치는, 임베디드 멀티 미디어 카드에 포함된다.

실시 예로써, 상기 입출력 회로는, 상기 제1 및 제2 페이지 버퍼들에 상기 복수의 데이터를 입력 또는 출력을 구동하는 페이지 버퍼 드라이버를 포함한다.

실시 예로써, 상기 덤핑 동작은, 상기 제1 및 제 2 페이지 버퍼들에 포함된 캐시 래치들 및 데이터 래치들 사이에서 발생한다.

실시 예로써, 상기 복수의 메모리 블록들은, 트리플 레벨 셀로 구성된다.

실시 예로써, 상기 입출력 회로는, 파이프 라인 동작을 수행한다.

이와 같은 본 발명의 실시 예에 따르면, 프로그램 또는 읽기 동작 시간을 단축하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공할 수 있다.

도 1은 본 발명의 개념 설명을 위한 저장 장치를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 회로도이다.
도 4는 도 3의 메모리 블록의 일부분을 보여주는 사시도이다.
도 5는 도 4의 메모리 블록의 일부분의 VV' 선에 따른 단면도이다.
도 6은 불휘발성 메모리 장치의 입출력 회로의 프로그램 동작을 보여주는 블록도이다.
도 7은 도 6의 입출력 회로의 프로그램 동작에 대한 시간을 보여주는 개념도이다.
도 8은 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작을 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작에 대한 시간을 보여주는 개념도이다.
도 10은 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작에 대한 순서도이다.
도 11은 도 10의 입출력 회로의 읽기 동작을 보여주는 블록도이다.
도 12는 도 11의 읽기 동작에 대한 시간을 보여주는 개념도이다.
도 13은 본 발명의 실시 예에 따른 입출력 회로의 읽기 동작을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 읽기 동작에 대한 시간을 보여주는 개념도이다.
도 15는 본 발명의 실시 예에 따른 읽기 동작을 보여주는 순서도 이다.
도 16은 본 발명의 다른 실시 예에 따른 입출력 회로의 프로그램 동작을 보여주는 블록도이다.
도 17은 본 발명의 다른 실시 예에 따른 복수의 페이지 데이터의 독출 방법을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive)를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 임베디드 멀티 미디어 카드(Embedded Multi Midia Card)를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 또한, 이동되는 데이터 단위를 섹터 단위로 가정하여 본 발명의 특징이 설명되었으나, 데이터 단위가 섹터 단위에만 국한되지 않는다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불 휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.

도 1은 본 발명의 개념 설명을 위한 저장 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(100)는 적어도 하나의 불휘발성 메모리 장치(110) 및 메모리 컨트롤러(120)를 포함한다.

불휘발성 메모리 장치(110)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, VNAND라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불휘발성 메모리 장치(110)는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에는 설명의 편의를 위하여 불휘발성 메모리 장치(110)가 낸드 플래시 메모리인 경우를 예시적으로 설명한다.

불휘발성 메모리 장치(110)는 복수의 페이지 버퍼들(Page Buffer)을 포함할 수 있다. 복수의 페이지 버퍼들은 페이지 버퍼 회로를 구성한다. 페이지 버퍼회로는 하나의 메모리 셀 어레이에 연결되며, 데이터를 메모리 셀에 프로그램, 또는 독출하기 위해 임시 저장한다. 따라서, 메모리 컨트롤러(120)로부터 수신된 데이터는 페이지 버퍼 회로를 통해 매트의 물리적인 하나의 페이지에 저장될 수 있다. 또한, 매트에서 독출된 데이터는 복수의 페이지 버퍼를 통해 메모리 컨트롤러(120)로 출력될 수 있다.

본 발명의 불휘발성 메모리 장치는 멀티 페이지 버퍼 동작(Multi-Page Buffer Operation)을 수행할 수 있다. 멀티 페이지 버퍼 동작이란, 복수의 페이지 버퍼들을 복수의 페이지 버퍼들로 분리하여 순차적으로 동작시키는 것을 의미한다.

메모리 컨트롤러(120)는 불휘발성 메모리 장치(110)에 연결된다. 메모리 컨트롤러(120)는 불휘발성 메모리 장치(110)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(120)는 불휘발성 메모리 장치(110)의 읽기, 쓰기, 소거, 그리고 배경(Background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(120)는 불휘발성 메모리 장치(120) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다.

도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(200)는 도 1의 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더 (220), 입출력 회로(230), 그리고 제어 로직 (240)을 포함한다.

메모리 셀 어레이(210)는 복수의 매트들을 포함할 수 있다. 하나의 매트는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함할 수 있다. 복수의 매트들 각각은 복수의 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(220)와 연결된다. 복수의 매트들 각각은 복수의 비트 라인들(BL)을 통해 입출력 회로(230)와 연결된다. 복수의 메모리 블록들(BLK1 ~ BLKz)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 복수의 메모리 셀들은 기판 위에 적층되어 3차원 구조를 형성할 수 있다. 복수의 메모리 셀들은 각각 하나 또는 그 이상의 비트를 저장할 수 있다.

어드레스 디코더(220)는 복수의 스트링 선택 라인들(SSL), 워드 라인들(WLs), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(210)의 복수의 매트들 각각과 연결된다. 어드레스 디코더(220)는 제어 로직(240)의 제어 신호에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(220)는 수신한 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(220)는 디코딩된 어드레스에 따라 워드 라인들(WLs)에 인가되는 전압을 제어할 수 있다. 구체적으로 프로그램 시, 어드레스 디코더(220)는 제어 로직(240)의 제어에 따라, 워드 라인들(WLs)에 패스 전압을 인가할 수 있다. 프로그램 시, 어드레스 디코더(220)는 제어 로직(240)의 제어에 따라, 워드 라인들(WLs) 중 디코딩된 어드레스가 지시하는 선택된 적어도 하나의 워드 라인에 전압을 더 인가할 수 있다.

입출력 회로(230)는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)을 포함한다. 도 2에 도시된 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 올-비트 라인(all-bit line) 구조에 대응할 수 있다. 복수의 페이지 버퍼들(PB1 ~ PBn)은 이븐-오드 비트 라인(even-odd bit line) 구조에 대응할 수 있다. 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 복수의 래치들(Latch)을 포함할 수 있다. 복수의 래치들은 기능에 따라 감지 래치, 복수의 데이터 래치, 및 캐시 래치 등으로 구성될 수 있다.

복수의 페이지 버퍼들(PB1 ~ PBn)은 복수의 비트 라인들(BL1 ~ BLn)을 통해 매트와 연결된다. 입출력 회로(230)는 외부와 데이터(DATA)를 교환할 수 있다. 입출력 회로(230)는 제어 로직(240)의 제어 신호에 응답하여 동작한다. 입출력 회로(230)는 어드레스 디코더(220)로부터 디코딩된 열 어드레스(DCA)를 수신한다.

입출력 회로(230)는 디코딩된 열 어드레스(DCA)를 이용하여, 비트 라인들(BL1 ~ BLn)을 선택할 수 있다. 입출력 회로(230)는 복수의 페이지 버퍼들(PB1 ~ PBn)을 포함한다. 복수의 페이지 버퍼들(PB1 ~ PBn)은 데이터(DATA)를 임시로 저장할 수 있다. 또한, 입출력 회로(230)는 페이지 버퍼 드라이버를 포함할 수 있다. 페이지 버퍼 드라이버는 데이터(DATA)의 복수의 페이지 버퍼들(PB1 ~ PBn)에 입출력을 관리한다.

프로그램 시에, 입출력 회로(230)는 외부로부터 데이터(DATA)를 수신한다. 입출력 회로(230)는 수신한 데이터(DATA)를 페이지 버퍼 드라이버를 통해 복수의 페이지 버퍼들(PB1 ~ PBn)에 임시로 저장한다. 입출력 회로(230)는 복수의 페이지 버퍼들(PB1 ~ PBn)에 저장된 데이터(DATA)를 복수의 비트 라인들(BL)을 통해, 매트에 인가한다.

읽기 동작 시에, 입출력 회로(230)는 매트로부터 데이터(DATA)를 읽어 복수의 페이지 버퍼들 복수의 페이지 버퍼들(PB1 ~ PBn)에 임시로 저장한다. 입출력 회로(230)는 복수의 페이지 버퍼들 복수의 페이지 버퍼들(PB1 ~ PBn)에 저장된 데이터(DATA)를 페이지 버퍼 드라이버를 통해 외부로 전달한다.

예시적으로, 입출력 회로(230)는 페이지 버퍼 및 열 선택 회로 등을 포함할 수 있다. 다른 예로, 입출력 회로(230)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등을 포함할 수 있다. 입출력 회로(230)의 열 선택 회로는 열 어드레스(DCA)에 응답하여 각각의 비트 라인(BL1 ~ BLn)을 선택할 수 있다.

제어 로직(240)은 어드레스 디코더(220) 그리고, 입출력 회로(230)와 연결된다. 제어 로직(240)은 외부로부터 인가되는 제어 신호(CTRL) 및 커맨드(CMD)에 의해 동작한다. 제어 로직 (240)은 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드(CMD)에 따라, 불휘발성 메모리 장치(200)의 제반 동작을 제어할 수 있다.

제어 로직(240)은 수신한 제어 신호(CTRL)에 따라, 다양한 제어 신호 및 전압을 생성할 수 있다. 제어 로직(240)은 어드레스 디코더(220)를 제어하는 것에 의해 워드 라인과 비트 라인을 선택할 수 있고, 입출력 회로(230)를 제어하는 것에 의해 선택 메모리 셀의 데이터를 각각의 대응하는 페이지 버퍼들(PB1 ~PBn)에 일시 저장할 수 있다.

본 발명의 제어 로직(240)은 멀티-페이지 버퍼 동작을 수행한다. 본 발명의 제어 로직(240)은 복수의 페이지 버퍼들(PB1 ~PBn)을 분리 동작하도록 제어한다. 예시적으로, 제어 로직(240)은 복수의 페이지 버퍼들(PB1 ~ PBn)을 제1 및 제2페이지 버퍼들로 분리되어 동작하도록 제어한다고 가정한다. 제어 로직(240)은 제1 페이지 버퍼들에서 서브 페이지 데이터의 덤핑 동작이 수행되는 동안, 제2 페이지 버퍼들에 다른 서브 페이지 데이터가 입력되도록 제어한다.

또한, 제어 로직(240)은 제1 페이지 버퍼들에 서브 페이지 페이지 데이터의 덤핑 동작이 수행되는 동안, 제2 페이지 버퍼들에서 다른 서브 페이지 데이터가 출력되도록 제어한다. 덤핑 동작은 복수의 페이지 버퍼들(PB1 ~ PBn)에 포함된 캐시 래치들 및 데이터 래치들 사이에서 발생한다.

도 2의 불휘발성 메모리 장치(200)는 하나의 메모리 셀 어레이(210) 및 하나의 입출력 회로(230)로 한정되지 않는다. 불휘발성 메모리 장치(200)는 복수의 메모리 셀 어레이들 및 입출력 회로들을 포함할 수 있다. 제어 로직(240)은 복수의 메모리 셀 어레이들 및 입출력 회로들을 제어하여 멀티-페이지 버퍼 동작을 구현할 수 있다.

도 3은 도 2의 메모리 셀 어레이를 보여주는 회로도이다. 도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 매트들을 포함한다. 복수의 매트들 각각은 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함한다. 설명의 편의를 위해, 복수의 메모리 블록들(BLK1 ~ BLKz)을 구성하는 회로는 제1 메모리 블록(BLK1)을 중심으로 설명된다. 제2 내지 제z 메모리 블록들(BLK2 ~ BLKz)은 제1 메모리 블록(BLK1)과 동일한 구성을 가질 수 있다.

제1 메모리 블록(BLK1)은 복수의 비트 라인들(BL1 ~ BLp, p는 2 이상의 정수)에 연결된다. 제1 메모리 블록(BLK1)은 복수의 스트링 라인들(SSL1 ~ SSLq, q는 2 이상의 정수), 제1 내지 제6 워드 라인들(WL1 ~ WL6), 더미 워드 라인(DWL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)에 연결된다.

스트링 선택 트랜지스터(SST)의 게이트에는 하나의 스트링 라인(SSL)이 연결된다. 하나의 비트 라인과 제6 메모리 셀(MC6) 사이에는 스트링 트랜지스터(SST)가 연결된다.

제1 내지 제6 메모리 셀들(MC1 ~ MC6)은 직렬로 연결되며, 스트링 선택 트랜지스터(SST)와 더미 메모리 셀(DMC) 사이에 연결된다. 제1 내지 제6 메모리 셀들(MC1 ~ MC6)의 게이트 단자들은 각각 제1 내지 제6 워드 라인들(WL1 ~ WL6)에 연결된다. 메모리 셀은 제1 내지 제6 메모리 셀들(MC1 ~ MC6)로 한정되지 않는다.

더미 메모리 셀(DMC)은 제1 메모리 셀(MC1)과 접지 선택 트랜지스터(GST) 사이에 연결된다. 더미 메모리 셀(DMC)의 게이트 단자는 더미 워드 라인(DWL)에 연결된다. 접지 선택 트랜지스터(GST)는 더미 메모리 셀(DMC)과 공통 소스 라인(CSL) 사이에 연결된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 연결된다.

하나의 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 연결된 접지 선택 트랜지스터(GST), 더미 메모리 셀(DMC), 제1 내지 제6 메모리 셀들(MC1 ~ MC6), 및 스트링 선택 트랜지스터(SST)를 제1 스트링(211)이라 한다. 복수의 비트 라인들(BL1 ~ BLp) 각각에는 복수의 스트링들이 연결된다. 복수의 스트링들의 구성은 제1 스트링(211)과 동일하다.

하나의 스트링은 6개의 메모리 셀들(MC1 ~ MC6)보다 더 많은 메모리 셀들을 포함할 수 있다. 하나의 스트링은 6개의 메모리 셀들(MC1 ~ MC6)보다 더 적은 메모리 셀들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)에는 메모리 셀 대신 복수의 더미 메모리 셀들이 연결될 수 있다. 또한, 제1 메모리 셀(MC1)에는 하나 이상의 더미 메모리 셀이 연결될 수 있다.

한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(Single Level Cell, TLC) 또는 싱글 비트 셀(Single Bit Cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(Multi-Level Cell, MLC) 또는 멀티 비트 셀(Multi Bit Cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 하나의 메모리 셀에 세 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 트리플 레벨 셀(Triple-Level Cell, TLC) 또는 트리플 비트 셀(Triple Bit Cell)이라 부른다. 3비트의 TLC의 경우 하나의 물리적 페이지에 3개의 페이지 데이터가 저장된다.

본 발명의 메모리 셀 어레이(210)의 각각의 메모리 셀들은 트리플 레벨 셀(TLC)이라 가정한다.

도 4는 도 3의 메모리 블록의 일부분을 보여주는 사시도이다. 도 4는 도 3의 제1 메모리 블록(BLK1)의 일부분(BLK1a)의 단면도이다. 도 5는 도 4의 메모리 블록의 일부분의 VV' 선에 따른 단면도이다. 도 4 및 도 5를 참조하면, 제1 메모리 블록(BLK1)의 일부분(BLK1a)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(311)이 제공된다. 기판(311)은 제1 타입을 갖는 웰(well) 일 것이다. 예를 들면, 기판(311)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(311)은 p 웰(또는, p 타입 포켓 웰) 일 것이다. 이하에서, 기판(311)은 p 타입 웰(또는, p 타입 포켓 웰) 인 것으로 가정한다. 그러나, 기판(311)은 p 타입 실리콘으로 한정되지 않는다.

기판(311) 상에, 제1 방향을 따라 신장된 복수의 도핑 영역들(511 ~ 514)이 제공된다. 예를 들면, 복수의 도핑 영역들(511 ~ 514)은 기판(311)과 상이한 제2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(511 ~ 514)은 n 타입을 가질 수 있다. 이하에서, 복수의 도핑 영역들(511 ~ 514)은 n 타입인 것으로 가정한다. 그러나, 복수의 도핑 영역들(511 ~ 514)은 n 타입으로 한정되지 않는다.

제1 및 제2 도핑 영역들(511, 512) 사이의 기판(311)의 영역 상에, 제1 방형을 따라 신장되는 복수의 절연 물질들(312)이 제2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(412)은 제2 방향을 따라 특정 거리만큼 이격되어 제공될 것이다. 복수의 절연 물질들(312)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.

제1 및 제2 도핑 영역들(511, 512) 사이의 기판(311)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 복수의 절연 물질들(312)을 관통하는 복수의 필라들(313)이 제공된다. 예시적으로, 복수의 필라들(313)은 절연 물질들(312)을 관통하여 기판(311)과 접촉할 것이다.

예시적으로, 각 필라(313)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(313)의 표면층(314)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(313)의 표면층(314)은 기판(311)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(313)의 표면층(314)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(313)의 표면층(314)은 p 타입으로 한정되지 않는다.

각 필라(313)의 내부층(315)은 절연 물질로 구성될 것이다. 예를 들면, 각 필라(313)의 내부층(315)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 각 필라(313)의 내부층(315)은 에어 갭(air gap)을 포함할 수 있다.

제1 및 제2 도핑 영역들(511, 512) 사이의 영역에서, 절연 물질들(312), 필라들(313), 및 기판(311)의 노출된 표면을 따라 절연막(316)이 제공된다. 예시적으로, 제2 방향을 따라 마지막 절연 물질(312)의 제2 방향 쪽의 노출면에 제공되는 절연막(316)은 제거될 수 있다.

제1 및 제2 도핑 영역들(511, 512) 사이의 영역에서, 절연막(316)의 노출된 표면상에 제1 도전 물질들(411 ~ 491)이 제공된다. 예를 들면, 기판(311)에 인접한 절연 물질(312) 및 기판(311) 사이에 제1 방향을 따라 신장되는 제1 도전 물질(411)이 제공된다. 더 상세하게는, 기판(311)에 인접한 절연 물질(312)의 하부면의 절연막(316) 및 기판(311) 사이에, 제1 방향으로 신장되는 제1 도전 물질(411)이 제공된다.

절연 물질들(312) 중 특정 절연 물질 상부면의 절연막(316) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(316) 사이에, 제1 방향을 따라 신장되는 제1 도전 물질이 제공된다. 예시적으로, 절연 물질들(312) 사이에, 제1 방향으로 신장되는 복수의 제1 도전 물질들(411 ~ 491)이 제공된다. 예시적으로, 제1 도전 물질들(411 ~ 491)은 금속 물질일 것이다. 예시적으로, 제1 도전 물질들(411 ~ 491)은 폴리 실리콘 등과 같은 도전 물질들 일 것이다.

제2 및 제3 도핑 영역들(512, 513) 사이의 영역에서, 제1 및 제2 도핑 영역들(511, 512) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제2 및 제3 도핑 영역들(512, 513) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(312), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(312)을 관통하는 복수의 필라들(313), 복수의 절연 물질들(312) 및 복수의 필라들(313)의 노출된 표면에 제공되는 절연막(316), 및 제1 방향을 따라 신장되는 복수의 제1 도전 물질들(412 ~ 492)이 제공된다.

제3 및 제4 도핑 영역들(513, 514) 사이의 영역에서, 제1 및 제2 도핑 영역들(511, 512) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제3 및 제4 도핑 영역들(513, 514) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(312), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(312)을 관통하는 복수의 필라들(313), 복수의 절연 물질들(312) 및 복수의 필라들(313)의 노출된 표면에 제공되는 절연막(316), 및 제1 방향을 따라 신장되는 복수의 제1 도전 물질들(413 ~ 493)이 제공된다.

복수의 필라들(313) 상에 드레인들(520)이 각각 제공된다. 예시적으로, 드레인들(520)은 제2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(520)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 그러나, 드레인들(520)은 n 타입으로 한정되지 않는다.

예시적으로, 각 드레인(520)의 폭은 대응하는 필라(313)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(520)은 대응하는 필라(312)의 상부면에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(520)은 대응하는 표면층(314)의 일부까지 연장될 수 있다.

복수의 드레인들(520) 상에 제3 방향으로 신장된 제2 도전 물질들(531 ~ 533)이 제공된다. 제2 도전 물질들(531 ~ 533)은 제1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제2 도전 물질들(531 ~ 533) 각각은 대응하는 영역의 드레인들(520)과 연결된다. 예시적으로, 복수의 드레인들(520) 및 제3 방향으로 신장된 제2 도전 물질들(533)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제2 도전 물질들(531 ~ 533)은 금속 물질들일 수 있다. 제2 도전 물질들(531 ~ 533)은 폴리 실리콘과 같은 도전 물질들일 수 있다.

도 6은 불휘발성 메모리 장치의 입출력 회로의 프로그램 동작을 보여주는 블록도이다. 도 6을 참조하면, 입출력 회로(230)는 복수의 페이지 버퍼들(PB1 ~ PBn)을 포함한다. 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 캐시 래치(Cach Latch, CL), 데이터 래치(Data Latch, DL)를 포함한다. 본 발명의 불휘발성 메모리 장치는 트리플 레벨 셀(TLC)로 구성되어있기 때문에, 각각의 페이지 버퍼들은 적어도 세 개의 데이터 래치들(DL1 ~ DL3)을 포함한다.

프로그램 동작 시, 캐시 래치들(CL)은 제1 페이지 데이터(PD1)를 수신할 수 있다. 캐시 래치들(CL)은 제1 페이지 데이터(PD1)를 제1 데이터 래치들(DL1)에 전송한 후에 제2 페이지 데이터(PD2)를 수신할 수 있다. 캐시 래치들(CL)은 제2 페이지 데이터(PD2)를 제2 데이터 래치들(DL2)에 전송한 후에 제3 페이지 데이터(PD3)를 수신할 수 있다. 캐시 래치들(CL)은 제3 페이지 데이터(PD3)를 제1 데이터 래치들(DL3)에 전송한 후에 제3 페이지 데이터(PD3)를 수신할 수 있다. 제1 내지 제3 데이터 래치들(DL1 ~ DL3) 각각에 저장된 제1 내지 제3 페이지 데이터(PD1 ~ PD3)는 하나의 페이지(1 Page)에 한번에 프로그램될 수 있다. 하나의 페이지(1 Page)는 물리적인 하나의 페이지이다.

제1 내지 제3 페이지 데이터(PD1 ~ PD3)는 하위비트(Least Significant Bit, 이하 LSB), 중위비트(Central Significant Bit, 이하 CSB), 또는 상위비트(Most Significant Bit, 이하 MSB) 페이지 데이터일 수 있다. 제1 페이지 데이터(PD1)는 LSB 페이지 데이터일 수 있다. 제2 페이지 데이터(PD2)는 CSB 페이지 데이터일 수 있다. 제3 페이지 데이터(PD3)는 MSB 페이지 데이터일 수 있다.

도 7은 도 6의 입출력 회로의 프로그램 동작시간을 보여주는 개념도이다. 도 6 및 도 7을 참조하면, 데이터 로딩 시간(Data Loading Time) 동안 캐시 래치들(CL)은 제1 페이지 데이터(PD1)를 수신한다. 더미 비지 시간(tDSBY2) 동안 캐시 래치들(CL)은 제1 페이지 데이터(PD1)를 제1 데이터 래치들(DL1)에 덤핑하는 더미 비지 시간(tDSBY2)이 발생한다.

제1 페이지 데이터(PD1)의 덤핑 동작 후, 데이터 로딩 시간 동안, 캐시 래치들(CL)은 제2 페이지 데이터(PD2)를 수신한다. 더미 비지 시간 동안 캐시 래치들(CL)은 제2 페이지 데이터(PD2)를 제2 데이터 래치들(DL2)에 덤핑하는 더미 비지 시간(tDSBY2)이 발생한다.

제2 페이지 데이터(PD2)의 덤핑 동작 후, 데이터 로딩 시간 동안, 캐시 래치들(CL)은 제3 페이지 데이터(PD3)를 수신한다. 더미 비지 시간 동안 캐시 래치들(CL)은 제3 페이지 데이터(PD3)를 제3 데이터 래치들(DL3)에 덤핑하는 더미 비지 시간(tDSBY2)이 발생한다.

제3 페이지 데이터(PD2)의 덤핑 동작 후, 프로그램 시간(tPROG) 동안 제1 내지 제3 페이지 데이터(PD1 ~ PD3)를 물리적인 하나의 페이지(1 Page)에 프로그램한다.

도 7을 참조하면, 각각의 데이터 로딩 시간은 30us라 가정한다. 또한 각각의 더미 비지 시간(tDSBY2)은 8us라 가정한다. 제1 내지 제3 페이지 데이터(PD1 ~ PD3)가 캐시 래치들(CL)로 입력될 때, 호스트는 레디(Ready)상태이다. 또한, 제1 내지 제3 페이지 데이터(PD1 ~ PD3)가 제1 내지 제3 데이터 래치들(DL1 ~ DL3)로 덤핑될 때, 메모리 셀 어레이(210, 도 2 참조)는 비지(Busy) 상태이다.

호스트가 레디 상태일 때, 메모리 셀 어레이(210)는 레디 상태이다. 호스트가 비지 상태일 때 메모리 셀 어레이도 비지 상태이다. 따라서, 호스트는 메모리 셀 어레이(210)의 비지 상태에 영향을 받는다.

제1 내지 제3 페이지 데이터(PD1 ~ PD3)의 데이터 로딩 시간, 더미 비지 시간(tDSBY2) 및 프로그램 시간(tPROG)을 모두 합한 시간은 원 페이지 프로그램 시간(1 Page DMA Time)이라 한다.

도 8은 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작을 보여주는 블록도이다. 도 8을 참조하면, 입출력 회로(230)의 페이지 버퍼들은 제1 페이지 버퍼들(230-1) 및 제2 페이지 버퍼들(230-2)로 분리되어 동작한다고 가정한다. 제1 및 제2 페이지 버퍼들(230-1, 230-2)의 분리 동작은 제어 로직(240, 도 2 참조)의 제어 신호에 의해 수행된다.

본 발명의 제1 페이지 버퍼들(230-1)의 각각의 페이지 버퍼들은 적어도 하나의 캐시 래치(CL1) 및 적어도 세 개의 데이터 래치들(DL11 ~ DL13)을 포함한다. 제2 페이지 버퍼들(230-2) 각각의 페이지 버퍼들은 적어도 하나의 캐시 래치(CL2) 및 적어도 세 개의 데이터 래치들(DL21 ~ DL23)을 갖는다.

본 발명의 실시 예에 따른 프로그램 동작 시, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)가 제1 페이지 버퍼들(230-1)의 캐시 래치들(CL1)에 입력된다. 캐시 래치들(CL1)에서 제1 데이터 래치들(DL11)로 제1 서브 페이지 데이터(SPD1_PD1)를 전송하는 동안, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)가 제2 페이지 버퍼들(230-2)의 캐시 래치들(CL2)에 입력된다.

캐시 래치들(CL2)에서 제1 데이터 래치들(DL21)로 제2 서브 페이지 데이터(SPD2_PD1)를 전송하는 동안, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)가 제1 페이지 버퍼들(230-1)의 캐시 래치들(CL1)에 입력된다. 캐시 래치들(CL1)에서 제2 데이터 래치들(DL12)로 제1 서브 페이지 데이터(SPD1_PD2)가 전송되는 동안, 제 2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 제2 페이지 버퍼들(230-2)의 캐시 래치들(CL2)에 입력된다.

캐시 래치들(CL2)에서 제2 데이터 래치들(DL22)로 제2 서브 페이지 데이터(SPD2_PD2)가 전송되는 동안, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 제1 페이지 버퍼들(230-1)의 캐시 래치들(CL1)에 입력된다.

캐시 래치들(CL1)에서 제3 데이터 래치들(DL13)로 제1 서브 페이지 데이터(SPD1_PD3)가 전송되는 동안, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)가 제2 페이지 버퍼들(230-2)의 캐시 래치들(CL2)에 입력된다.

캐시 래치들(CL2)에서 데이터 래치들(DL23)로 제2 서브 페이지 데이터(SPD2_PD3)가 전송된다. 제1 및 제2 페이지 버퍼들(230-1, 230-2)의 모든 제1 및 제3 페이지 데이터는 선택된 하나의 물리적 페이지(1 Page)에 한번에 프로그램(Program)될 수 있다.

본 발명의 실시 예에 따른 입출력 회로(230)는 프로그램 시, 파이프라인 동작을 수행한다.

도 9는 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작에 대한 시간을 보여주는 개념도이다. 도 10은 본 발명의 실시 예에 따른 입출력 회로의 프로그램 동작에 대한 순서도이다.

도 9 및 도 10을 참조하면, S110 단계에서, 데이터 로딩 시간(Data Loading Time) 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 제1 페이지 버퍼들의 캐시 래치들(CL1)에 입력된다.

S120 단계에서, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)가 캐시 래치들(CL1)에 입력된 후, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)가 제2 페이지 버퍼들의 캐시 래치들(CL2)에 입력된다. 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)가 입력되는 데이터 로딩 시간 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)의 덤핑 동작이 발생한다. 덤핑 동작은 캐시 래치에서 데이터 래치로의 데이터 전송 동작을 의미한다. 따라서, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)의 데이터 전송 시간 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)가 캐시 래치들(CL1)에서 제1 데이터 래치들(DL11)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S130 단계에서, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)가 캐시 래치들(CL2)에 입력된 후, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)는 제1 페이지 버퍼들의 캐시 래치들(CL1)에 입력된다. 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)가 입력되는 데이터 로딩 시간 동안, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)가 캐시 래치들(CL2)에서 제1 데이터 래치들(DL21)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S140 단계에서, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)가 캐시 래치들(CL1)에 입력된 후, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)는 제2 페이지 버퍼들의 캐시 래치들(CL2)에 입력된다. 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 입력되는 데이터 로딩 시간 동안, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)가 제1 페이지 버퍼들의 캐시 래치들(CL1)에서 제2 데이터 래치들(DL12)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S150 단계에서, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 제2 페이지 버퍼들의 캐시 래치들(CL2)에 입력된 후, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)는 제1 페이지 버퍼들의캐시 래치들(CL1)에 입력된다. 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 입력되는 데이터 로딩 시간 동안, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 캐시 래치들(CL2)에서 제2 데이터 래치들(DL22)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S160 단계에서, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 제1 페이지 버퍼들의 캐시 래치들(CL1)에 입력된 후, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD1_PD3)는 캐시 래치들(CL2)에 입력된다. 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)가 입력되는 데이터 로딩 시간 동안, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 캐시 래치들(CL1)에서 제3 데이터 래치들(DL13)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S170 단계에서, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)가 캐시 래치들(CL2)에 입력되는 데이터 로딩 시간 직후, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)는 캐시 래치들(CL2)에서 제3 데이터 래치들(DL23)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생한다.

S180 단계에서, 제1 내지 제3 페이지 데이터의 제1 및 제2 서브 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)의 덤핑 동작이 끝나면, 프로그램 동작이 수행된다. 프로그램 동작 시간(tPROG) 동안, 제1 내지 제3 페이지 데이터의 제1 및 제2 서브 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)는 물리적인 하나의 페이지(1Page)에 동시에 프로그램된다.

도 9를 참조하면, 각각의 데이터 로딩 시간은 15us 라 가정한다. 또한 각각의 더미 비지 시간(tDSBY2)은 8us라 가정한다.

도 8 내지 도 10을 참조하면, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 캐시 래치들(CL1, CL2)로 입력되는 데이터 로딩 시간 동안, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 제1 내지 제3 데이터 래치들(DL11 ~ DL13, DL21 ~ DL23)로 덤핑되는 더미 비지 시간(tDSBY2)이 발생하는 것을 알 수 있다. 본 발명의 실시 예에 따르면, 더미 비지 시간(tDSBY2)이 한 번만 발생하기 때문에, 원 페이지 프로그램 시간(1 Page DMA Time)은 감소한다.

도 8 내지 도 10을 참조하면, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 캐시 래치들(CL1, CL2)로 입력될 때, 호스트는 레디(Ready)상태이다. 또한, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 제1 내지 제3 데이터 래치들(DL11 ~ DL13, DL21 ~ DL23)로 덤핑될 때, 메모리 셀 어레이(210, 도 2 참조)는 비지(Busy) 상태이다.

본 발명의 실시 예에 따르면, 호스트가 레디(Ready)상태일 때, 메모리 셀 어레이(210)는 비지(Busy) 상태이다. 따라서, 호스트는 메모리 셀 어레이(210)의 비지 상태에 영향을 받지 않고, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)를 입력할 수 있다.

도 11은 도 10의 입출력 회로의 읽기 동작을 보여주는 블록도이다. 도 10 및 도 11을 참조하면, 입출력 회로(230)는 복수의 페이지 버퍼들(PB1 ~ PBn)을 포함한다. 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 캐시 래치들 및 데이터 래치들을 포함한다. 본 발명의 불휘발성 메모리 장치는 트리플 레벨 셀(TLC)로 구성되었다고 가정했기 때문에, 각각의 페이지 버퍼들은 적어도 세 개의 데이터 래치들(DL1 ~ DL3)을 포함한다.

읽기 동작 시, 물리적인 하나의 페이지(1 Page)로부터 제1 내지 제3 페이지 데이터(PD1 ~ PD3)는 동시에 센싱되어 제1 내지 제3 데이터 래치들(DL1 ~ DL3)에 저장될 수 있다. 제1 페이지 데이터(PD1)는 제1 데이터 래치들(DL1)에 저장될 수 있다. 제2 페이지 데이터(PD2)는 제2 데이터 래치들(DL2)에 저장될 수 있다. 제3 페이지 데이터(PD3)는 제3 데이터 래치들(DL3)에 저장될 수 있다.

제1 내지 제3 페이지 데이터(PD1 ~ PD3)는 순차적으로 캐시 래치들(CL)로 전송된다. 제1 페이지 데이터(PD1)는 센싱 동작과 동시에 제1 데이터 래치들(DL1)에서 캐시 래치들(CL)로 전송된다. 제1 페이지 데이터(PD1)가 캐시 래치들(CL)에서 출력된 후, 제2 페이지 데이터(PD2)는 제2 데이터 래치들(DL2)에서 캐시 래치(CL)로 전송된다.

제2 페이지 데이터(PD2)가 캐시 래치들(CL)에서 출력된 후, 제3 페이지 데이터(PD3)가 제3 데이터 래치들(DL3)에서 캐시 래치들(CL)로 전송된다. 마지막으로 제3 페이지 데이터(PD3)가 캐시 래치들(CL)에서 출력되면, 읽기 동작이 완료된다.

도 12는 도 11의 읽기 동작에 대한 시간을 보여주는 개념도이다. 도 11 및 도 12를 참조하면, 제1 및 제3 데이터(PD1 ~ PD3)가 제1 및 제3 데이터 래치들(DL1 ~ DL3)로 센싱되는 센싱 시간(tR)동안, 제1 데이터(PD1)는 제1 데이터 래치들(DL1)에서 캐시 래치들(CL)로 전송된다. 제1 데이터(PD1)는 캐시 래치들(CL)로부터 출력된다. 이를 데이터 출력 시간(Data Out Time)이라 한다. 제1 데이터(PD1)의 출력 후, 제2 데이터(PD2)는 제2 데이터 래치들(DL2)에서 캐시 래치들(CL)로 전송되는 덤핑동작이 수행된다. 이 시간을 더미 비지 시간(tDSBY3)이라 한다.

제2 데이터(PD2)가 캐시 래치들(CL)로부터 출력된 후, 제3 페이지 데이터(PD3)는 제3 데이터 래치들(DL3)에서 캐시 래치들(CL)로 전송되는 덤핑 동작이 수행된다. 덤핑 동작 후, 제3 페이지 데이터(PD3)는 캐시 래치들(CL)로부터 출력된다.

도 12를 참조하면, 제1 내지 제3 페이지 데이터(PD1 ~ PD3)가 출력될 때, 호스트는 레디(Ready)상태이다. 또한, 제1 내지 제3 페이지 데이터(PD1 ~ PD3)가 제1 내지 제3 데이터 래치들(DL1 ~ DL3)에서 캐시 래치들(CL)로 덤핑될 때, 메모리 셀 어레이(210, 도 2 참조)는 비지(Busy) 상태이다.

본 발명의 실시 예에 따르면, 호스트가 레디 상태일 때, 메모리 셀 어레이(210)는 레디 상태이다. 또한, 호스트가 비지 상태일 때, 메모리 셀 어레이도 비지 상태이다. 따라서, 호스트는 메모리 셀 어레이(210)의 비지 상태에 영향을 받는다.

도 12를 참조하면, 세 번의 데이터 출력 동작과 두 번의 덤핑 동작이 존재한다. 본 발명에서, 데이터 출력 시간(Data Out Time)은 30us가 소요된다고 가정한다. 본 발명에서, 더미 비지 시간(tDSBY3)은 8us가 소요된다고 가정한다.

도 12를 참조하면, 제1 내지 제3 페이지 데이터(PD1 ~ PDn)의 센싱 시간, 출력 시간 및 더미 비지 시간을 합한 시간을 원 페이지 출력 시간(1 Page DMA Time)이라 한다.

도 13은 본 발명의 실시 예에 따른 입출력 회로의 읽기 동작을 보여주는 블록도이다. 도 13을 참조하면, 입출력 회로(230)의 페이지 버퍼들은 제1 페이지 버퍼들(230-1) 및 제2 페이지 버퍼들(230-2)로 나뉘어 동작한다고 가정한다. 제1 및 제2 페이지 버퍼들(230-1, 230-2)의 분리 동작은 제어 로직(240, 도 2 참조)의 제어 신호에 의해 수행된다.

읽기 동작 시, 하나의 물리적인 페이지(1 Page)의 페이지 데이터는 입출력 회로(230)에 동시에 센싱된다. 본 발명에서, 제1 내지 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1 ~ SPD1_PD3)는 제1 페이지 버퍼들(230-1)의 제1 내지 제3 데이터 래치들(DL11 ~ DL13)에 동시에 센싱된다. 제1 내지 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1 ~ SPD2_PD3)는 제2 페이지 버퍼들(230-2)의 제1 내지 제3 데이터 래치들(DL21 ~ DL23)에 동시에 센싱된다. 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 센싱 동작과 동시에 제1 데이터 래치들(DL11)에서 캐시 래치들(CL1)으로 전송된다. 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 센싱 동작과 동시에 캐시 래치들(CL1)로부터 출력된다. 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)는 센싱 동작과 동시에 제1 데이터 래치들(DL21)에서 캐시 래치들(CL2)로 전송된다.

제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)가 제2 데이터 래치들(DL12)에서 캐시 래치들(CL1)로 전송되는 동안, 제1 페이지 데이터의 제2 서브 데이터(SPD2_PD1)는 캐시 래치들(CL2)에서 출력된다.

제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 제2 데이터 래치들(DL22)에서 캐시 래치들(CL2)로 전송되는 동안, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)는 캐시 래치들(CL1)로부터 출력된다.

제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 제3 데이터 래치들(DL13)에서 캐시 래치들(CL1)로 전송되는 동안, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 캐시 래치들(CL2)로부터 출력된다.

제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)가 제3 데이터 래치들(DL23)에서 캐시 래치들(CL2)로 전송되는 동안, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 캐시 래치들(CL1)로부터 출력된다.

마지막으로, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)가 캐시 래치들(CL2)로부터 출력되면, 읽기 동작이 종료된다.

본 발명의 실시 예에 따른 입출력 회로(230)는 읽기 동작 시, 파이프 라인 동작을 수행한다.

도 14는 본 발명의 실시 예에 따른 읽기 동작에 대한 시간을 보여주는 개념도이다. 도 15는 본 발명의 실시 예에 따른 읽기 동작을 보여주는 순서도 이다.

도 13 및 도 14를 참조하면, S210 단계에서, 센싱 시간(tR) 동안, 제1 내지 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1 ~ SPD1_PD3)는 제1 페이지 버퍼들의 제1 내지 제3 데이터 래치들(DL11 ~ DL13)로 센싱된다. 또한, 제1 내지 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1 ~ SPD2_PD3)는 제 2 페이지 버퍼들의 제1 내지 제3 데이터 래치들(DL21 ~ DL23)로 센싱된다.

S220 단계에서, 센싱 시간(tR) 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 제1 데이터 래치들(DL11)에서 캐시 래치들(CL1)로 전송된다. 또한, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 캐시 래치들(CL1)로부터 출력된다. 센싱 시간(tR) 동안, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)는 제1 데이터 래치들(DL1)에서 캐시 래치들(CL1)로 전송된다.

S230 단계에서, 센싱 동작 후에, 데이터 출력 시간(Data Out Time) 동안, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)는 캐시 래치들(CL2)로부터 출력된다. 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)의 출력 시간 동안, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)는 데이터 래치들(DL12)에서 캐시 래치들(CL1)로 전송되는 덤핑 동작에 의한 더미 비지 시간(tDSBY3)이 발생한다.

S240 단계에서, 제1 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD1)의 출력 동작 후, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)는 캐시 래치들(CL1)로부터 출력된다. 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)의 출력 시간 동안, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 데이터 래치들(DL22)에서 캐시 래치들(CL2)로 전송되는 덤핑 동작에 의한 더미 비지 시간(tDSBY3)이 발생한다.

S250 단계에서, 제2 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD2)의 출력 동작 후, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 출력된다. 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)의 출력 동작 시간 동안, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)는 데이터 래치들(DL13)에서 캐시 래치들(CL1)로 전송되는 덤핑 동작에 의한 더미 비지 시간(tDSBY3)이 발생한다.

S260 단계에서, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)가 출력된 후, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)는 캐시 래치들(CL2)로부터 출력된다. 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 출력되는 출력 시간 동안, 제2 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD2)는 데이터 래치들(DL23)로부터 캐시 래치들(CL2)로 전송되는 덤핑 동작에 의한 더미 비지 시간(tDSBY3)이 발생한다.

S270 단계에서, 제3 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD3)가 출력된 후, 제3 페이지 데이터의 제2 서브 페이지 데이터(SPD2_PD3)는 캐시 래치들(CL2)로부터 출력된다.

도 13을 참조하면, 각각의 데이터 출력 시간은 15us라 가정한다. 또한, 각각의 더미 비지 시간(tDSBY3)은 8us라 가정한다.

도 13 내지 도 15를 참조하면, 데이터 출력 시간 동안 더미 비지 시간이 발생한다. 따라서, 더미 비지 시간(tDSBY3)이 존재하지 않기 때문에 원 페이지 출력 시간(1 Page DMA Time)이 감소한다.

도 13 내지 도 15를 참조하면, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 출력될 때, 호스트는 레디(Ready)상태이다. 또한, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)가 제1 내지 제3 데이터 래치들(DL11 ~ DL13, DL21 ~ DL23)에서 캐시 래치들(CL1, CL2)로 덤핑될 때, 메모리 셀 어레이(210, 도 2 참조)는 비지(Busy) 상태이다.

본 발명의 실시 예에 따르면, 호스트가 레디(Ready)상태일 때, 메모리 셀 어레이(210)는 비지(Busy) 상태이다. 따라서, 호스트는 메모리 셀 어레이(210)의 비지 상태에 영향을 받지 않고, 제1 내지 제3 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, SPD2_PD1 ~ SPD2_PD3)를 출력할 수 있다.

도 16은 본 발명의 다른 실시 예에 따른 입출력 회로의 프로그램 동작을 보여주는 블록도이다. 도 16을 참조하면, 입출력 회로(230)의 페이지 버퍼들은 복수의 그룹으로 분리되어 동작한다. 입출력 회로(230)는 복수의 페이지 버퍼들(230-1 ~ 230-k)을 포함한다.

복수의 페이지 버퍼들(230-1 ~ 230-k)은 순차적으로 분리 동작한다. 따라서, 복수의 페이지 버퍼들의 제1 및 제3 페이지 데이터가(SPD1_PD1 ~ SPD1_PD3, … , SPDk_PD1 ~ SPDk_PD3)출력되는 동안, 복수의 페이지 버퍼들의 제1 및 제3 페이지 데이터의(SPD1_PD1 ~ SPD1_PD3, … , PD1_PBk ~ PD3_PBk) 덤핑 동작이 발생할 수 있다.

도 17은 본 발명의 다른 실시 예에 따른 복수의 페이지 데이터의 독출 방법을 보여주는 블록도이다. 도 17을 참조하면, 입출력 회로(230)의 페이지 버퍼들을 복수의 그룹으로 분리되어 동작한다. 입출력 회로(230)는 복수의 페이지 버퍼들(230-1 ~ 230-k)을 포함한다.

도 17을 참조하면, 센싱 시간 동안, 물리적인 하나의 페이지(1 Page)의 페이지 데이터들의 센싱 동작이 발생한다. 복수의 페이지 버퍼들에 포함된 각각의 데이터 래치들(DL11 ~DL13, … ,DLk1 ~ DLk3)에 복수의 페이지 데이터(SPD1_PD1 ~ SPD1_PD3, … , SPDk_PD1 ~ SPDk_PD3)가 저장된다.

또한, 센싱 시간 동안 복수의 페이지 버퍼들의 제1 페이지 데이터의 (SPD1_PD1 ~ SPDk_PD1)의 덤핑 동작이 발생한다. 동시에, 제1 페이지 데이터의 제1 서브 페이지 데이터(SPD1_PD1)는 출력된다.

센싱 동작이 끝나면, 복수의 페이지 버퍼들의 제2 및 제3 페이지 데이터(SPD1_PD2, SPD1_PD3, … ,SPDk_PD2, SPDk_PD3)가 출력되는 동안 덤핑 동작이 발생할 수 있다.

도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive)를 보여주는 블록도이다. 도 18을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive, 이하: SSD)(1000)는 복수의 불휘발성 메모리들을 포함하는 불휘발성 메모리 장치(1100) 및 제어기(1200)를 포함한다. 불휘발성 메모리 장치(1100)는 고전압(Vpp)을 제공받을 수 있다.

제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수 )을 통해 불휘발성 메모리 장치(1100)와 연결된다. 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1240), 및 불휘발성 메모리 인터페이스(1250)를 포함한다. 제어기(1200)는 적어도 하나 이상의 메모리 블록에 대한 상위 페이지 프로그램 여부를 결정짓는다.

버퍼 메모리(1220)는 제어기(1200)의 구동에 필요한 데이터를 임시로 저장한다. 예시적으로, 버퍼 메모리(1220)는 동작 조건에 따른 에러율 테이블(ETR)을 저장할 수 있다. 예시적으로, 버퍼 메모리(1220)는 데이터 또는 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.

또한, 버퍼 메모리(1220)는 쓰기 요청 시 파인 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 도 19에서, 버퍼 메모리(1220)는 제어기(1200) 내부에 존재하지만 여기에 제한되지는 않는다. 버퍼 메모리(1220)는 제어기(1200) 외부에 존재할 수 있다.

에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러를 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.

호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 불휘발성 메모리 인터페이스(1260)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

도 19는 본 발명의 실시 예에 따른 임베디드 멀티 미디어 카드(Embedded Multi Midia Card)를 보여주는 블록도이다. 도 19를 참조하면, 본 발명은 임베디드 멀티 미디어 카드(Embedded Multi Media Card, 이하:eMMC)(2000)에 적용할 수 있다. eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100), 및 제어기(2200)을 포함할 수 있다.

제어기(2200)는 복수의 채널들을 통해 낸드 플래시 메모리 장치(2100)와 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기 (2200)와 호스트의 인터페이스 기능을 제공할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이스 기능을 제공할 수 있다.

예시적으로, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 예시적으로, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.

eMMC(2000)는 호스트로부터 제1 및 제2 전원 전압들(Vcc, Vccq)을 제공받는다. 제1 전원 전압(Vcc)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공된다. 제2 전원 전압(Vccq)은 제어기(2200)에 제공된다.

도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 장치(3000)는 프로세서(3100), 메모리(3200), 스토리지(3300), 모뎀(3400) 및 사용자 인터페이스(3500)를 포함할 수 있다. 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(3100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.

메모리(3200)는 프로세서(3100)와 통신할 수 있다. 메모리(3200)는 프로세서(3100) 또는 컴퓨팅 장치(3000)의 동작 메모리일 수 있다. 메모리(3200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.

스토리지(3300)는 컴퓨팅 장치(3000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(3300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.

스토리지(3300)는 도 1 내지 도 17들을 참조하여 설명한 특성을 갖는 불휘발성 메모리 장치일 수 있다. 스토리지(3300)는 도 1 내지 도 17에서 설명한 것과 같이 SPO에 의해 발생한 파셜 블록의 상위 페이지를 프로그램 함으로써, 비트 라인들을 통해 인가될 수 있는 누설 전류를 방지할 수 있다.

예시적으로, 메모리(3200) 및 스토리지(3300)는 동일한 종류의 불휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(3200) 및 스토리지(3300)는 하나의 반도체 집적 회로로 구성될 수 있다.

모뎀(3400)은 프로세서(3100)의 제어에 따라 외부 장치와 통신을 수행할 수있다. 예를 들어, 모뎀(3400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(3400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), 블루투스(Bluetooth), NFC(Near Field Communication), 와이파이(WiFi), RFID(Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA(Serial AT Attachment), SCSI(Small Computer Small Interface), 파이어와이어(Firewire), PCI(Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.

사용자 인터페이스(3500)는 프로세서(3100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 저장 장치
110, 200: 불휘발성 메모리 장치
120: 컨트롤러
210: 메모리 셀 어레이
220: 어드레스 디코더
230: 입출력 회로
240: 제어 로직
1000: 솔리드 스테이트 드라이브
2000: 임베디드 멀티 미디어 카드
3000: 컴퓨팅 장치