【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル・コンピュータ・システムの分野に関し、具体的には、２つのバスの間のバス・インターフェース（ブリッジ）に関する。

【０００２】

【従来の技術】コンピュータ・システムでは、電子チップおよび他の構成要素が、バスによって互いに接続される。 さまざまな構成要素をバスに接続して、バスに接続されたすべてのデバイスの間で相互通信を提供することができる。 当業界で広く受け入れられたバスの１種が、
ＩＳＡ（industry standard architecture）バスである。 ＩＳＡバスは、２４本のメモリ・アドレス線を有し、したがって、１６メガバイトまでのメモリをサポートする。 ＩＳＡバスが広く受け入れられているので、諸デバイスのうちの非常に大きな割合が、ＩＳＡバス用に設計されている。 しかし、コンピュータ・システムに一般的に使用される高速入出力デバイスには、より高速のバスが必要である。

【０００３】プロセッサから高速入力デバイスへのデータの送受の一般的な問題に対する解決の１つが、ローカル・バスである。 限られた帯域幅で比較的低速に動作するＩＳＡバスとは異なり、ローカル・バスは、システム速度で通信し、３２ビット・ブロック単位でデータを転送する。 ローカル・バス計算機では、主システム・バスから、メモリ、表示装置、ディスク駆動装置などの高速応答を必要とするインターフェースが除去される。 当業界で受け入れられつつあるローカル・バスの１つが、Ｐ
ＣＩ（peripheral component interconnect）バスである。 ＰＣＩバスは、高速データ転送用の３２ビットまたは６４ビットの経路とすることができる。 本質的に、Ｐ
ＣＩバスは、ＩＳＡバスに追加して設けられる並列データ経路である。 たとえば、システム・プロセッサとメモリを、ＰＣＩバスに直接に接続することができる。 グラフィック表示アダプタ、ディスク・コントローラ、サウンド・カードなどのデバイスも、ＰＣＩバスに直接または間接的に（ホスト・ブリッジを介するなど）接続することができる。

【０００４】ブリッジ・チップは、ＰＣＩバスのデバイスとＩＳＡバスのデバイスの間の通信をもたらすために、この２つのバスの間に設けられる。 本質的に、ブリッジ・チップは、ＩＳＡバス・サイクルをＰＣＩバス・
サイクルに変換し、また、その逆の変換を行う。

【０００５】ＰＣＩバスおよびＩＳＡバスに接続されるデバイスの多くは、バスまたは他のデバイスと無関係に処理を行うことができる「マスタ」・デバイスである。
バスに結合される一部のデバイスは、コマンドを受け取り、マスタの要求に応答する「スレーブ」または「ターゲット」とみなされる。 多くのデバイスは、特定の状況でマスタとスレーブの両方として働くことができる。

【０００６】分配／収集、ＩＤＥ（integrated drive e
lectronics）インターフェース動作、ＰＣＩ調停など、
特定の機能性に関して、ＰＣＩバスとＩＳＡバスの間にブリッジ・チップを設けることが望ましい。 これらの目的の少なくとも一部のために、ブリッジ・チップにスレーブが含まれる。 これらのスレーブは、ＰＣＩ仕様書（PCI Specification）に記載のＰＣＩバス・プロトコルに従ってＰＣＩバスに応答する必要がある。 しかし、
ＰＣＩバスに必要な指定された応答時間以内にブリッジ・チップ内で所望の機能性を提供することは、０．８μ
ＣＭＯＳ技術などの比較的安価で低速な技術でブリッジ・チップを実現する場合に問題がある。 この問題は、
ブリッジ・チップへの入力としてＰＣＩバスから受け取られる信号ならびにブリッジ・チップからＰＣＩバスへ送られる信号をラッチして、低速な技術で実現されたスレーブがその信号を利用できるようにする必要があることに起因する。 ラッチによって生じる２クロックの待ち時間は、ＰＣＩバス・プロトコルと非互換である。

【０００７】

【発明が解決しようとする課題】所望の機能性を提供し、比較的低速な技術で実現されながらＰＣＩバス・プロトコルを維持できるブリッジ・チップを使用するシステムが必要である。

【０００８】上記その他の必要は、第１のバスと第２のバスをインターフェースするために第１および第２のバスの間に結合されたブリッジであって、第２のバスが、
マスタ・スレーブ制御信号を転送し、バスに結合されたマスタと、指定されたバス・プロトコルとを有する前記ブリッジを提供する本発明によって満たされる。 このブリッジには、ラッチされたマスタ・スレーブ制御信号を転送する内部的にラッチされる第３バス、少なくとも１
つのスレーブ、および、第２バスと第３バスの間に結合されたラッチが含まれる。 このラッチは、第２バスから受け取るマスタ・スレーブ制御信号と、第３バスから受け取るラッチされたマスタ・スレーブ制御信号とをラッチする。 このブリッジは、第２バスと第３バスの間に結合された論理デバイスを有し、この論理デバイスは、第２バス上の制御信号の状態を監視し、監視される制御信号の特定の所定の状態に応答して、バス・プロトコルに従って第２バス上の少なくとも１つの制御信号を駆動する。

【０００９】

【課題を解決するための手段】本発明の好ましい実施例の一部では、第２バスがＰＣＩ（peripheral controlle
r interconnect）バスであり、バス・プロトコルがＰＣ
Ｉバス・プロトコルである。

【００１０】本発明は、ＰＣＩバスへおよびこれからの制御信号が、ブリッジ上でＰＣＩスレーブのためにラッチされるので、０．８μ ＣＭＯＳ技術で実施できるブリッジというコスト面の長所をもたらす。 しかし、それと同時に、ＰＣＩバス・プロトコルが、ラッチされない制御信号を監視し、ＰＣＩバス・プロトコルに従って制御信号の所定の状態に応答する論理デバイスによって維持される。 このため、ＰＣＩスレーブは、ＰＣＩバス・
プロトコルによって指定された時間期間内にＰＣＩバス上の制御信号を用いて特定の状況の下で応答する必要から解放される。

【００１１】

【発明の実施の形態】ここで図面、具体的には図１を参照すると、通常のコンピュータ１０（またはＰＣ）が、
本発明が具体的に有用性を有する環境である。 コンピュータ１０は、ＩＢＭパーソナル・コンピュータまたは類似のシステムを使用する形式であることが好ましい（必要ではない）が、これには、コンソール筐体１２が含まれ、コンソール筐体１２内には、マイクロプロセッサ・
チップ、ＢＩＯＳチップ、コントローラ、ランダム・アクセス・メモリおよび他のハードウェアを含む必要回路を含む回路ボードが配置される。 このコンピュータには、ビデオ表示装置１４および、ケーブル１８を介してコンソール筐体１２に接続されたキーボード１６も含まれる。 大容量記憶媒体には、筐体内にありユーザからアクセス不能なハードディスク駆動装置、ユーザーがアクセス可能なフロッピー・ディスク駆動装置２０ならびに、任意指定としてＣＤ−ＲＯＭ駆動装置２２が含まれる。

【００１２】図２は、本発明の実施例に従って構成されたコンピュータ・システムのブロック図である。 このシステムには、ＰＣＩバス３０、ＩＳＡバス３２と、複数のＩＳＡマスタ３６およびＩＳＡスレーブ３８が含まれる。 複数のＰＣＩメモリ・スレーブ４０（ＰＣＩプロトコルでは「ターゲット」と称するが、以下ではスレーブと呼称する）およびＰＣＩマスタ４２が、ＰＣＩバス３
０に結合される。

【００１３】ブリッジ・チップ３４には、ＩＳＡバス３
２と内部システム・バス４６の間に結合されるＩＳＡインターフェース４４が含まれる。 ＰＣＩインターフェース４８は、ＰＣＩバス３０と内部システム・バス４６の間に設けられる。 ブリッジ・チップ３４は、ＤＭＡコントローラ５０とプログラム式入出力（ＰＩＯ）レジスタ５２も有する。 他にも機能はあるが、ブリッジ・チップ３４は、ＰＣＩバス３０とＩＳＡバス３２の間のインターフェースを提供する。 ＩＳＡインターフェース４４
は、ブリッジ・チップ３４による使用のためにＩＳＡバス・サイクルをシステム・バス・サイクルに変換する。
他にも機能はあるが、ＰＣＩインターフェース４８は、
ＰＣＩバス３０からのＰＣＩバス・サイクルをブリッジ・チップ３４用のシステム・バス・サイクルに変換する。 ＤＭＡコントローラ５０は、このシステム内のメモリ・アクセスのＤＭＡ制御を提供する。

【００１４】図３は、ブリッジ・チップ３４を低速技術で実施できるようにし、なおかつＰＣＩプロトコルに従って応答できるようにするＰＣＩインターフェース４８
の要素のブロック図である。 当業者であれば、ＰＣＩインターフェース４８に、ＰＣＩサイクル／内部システム・バス・サイクル変換を実行するための他の要素が含まれるが、本発明を明瞭に示すためにこれらの要素が図示されていないことを理解するであろう。

【００１５】ＰＣＩインターフェース４８は、ブリッジ・チップ３４上に配置される複数のＰＣＩスレーブ６
４、６６および６８に結合される。 これらのＰＣＩスレーブ６４、６６および６８は、分配／収集、ＩＤＥインターフェース動作、ＰＣＩ調停など、ブリッジ・チップ３４に組み込むことのできるさまざまな所望の機能を実行する。 ブリッジ・チップ３４は、適度なコストのチップを提供するために低速技術で実現されるので、ＰＣＩ
スレーブ６４、６６および６８も、低速技術で実現され、ＰＣＩバス３０上のラッチされない制御信号を正常に検出し応答することができない。 したがって、ブリッジ・チップ３４上のＰＣＩスレーブ６４、６６および６
８は、ＰＣＩバス３０とやりとりされる制御信号のラッチを必要とする。

【００１６】ＰＣＩインターフェース４８によるＰＣＩ
バス３０とやりとりされる制御信号のラッチは、通常のラッチによって形成されるＰＣＩラッチ６０によって実現される。 ＰＣＩラッチ６０は、フレーム信号（ＦＲＡ
ＭＥ＃）とイニシエータ作動可能信号（ＩＲＤＹ＃）を受け取り、ターゲット作動可能信号（ＴＲＤＹ＃）、停止信号（ＳＴＯＰ＃）およびデバイス選択信号（ＤＥＶ
ＳＥＬ＃）を送るために、ＰＣＩバス３０に結合される。 ＰＣＩラッチ６０は、内部バスであるラッチされるＰＣＩバス６２にも結合され、ラッチされるＰＣＩバス６２上にラッチされた版の上記信号を提供する。 ラッチされた信号を、Ｌ＿ＦＲＡＭＥ＃、Ｌ＿ＩＲＤＹ＃、Ｌ
＿ＴＲＤＹ＃、Ｌ＿ＤＥＶＳＥＬ＃およびＬ＿ＳＴＯＰ
＃と呼称する。

【００１７】両方向での信号のラッチによって、ＰＣＩ
マスタ４２とＰＣＩスレーブ６４、６６および６８の間の通信サイクルに２クロックの待ち時間が追加される。
ＰＣＩバス３０は、２クロックの待ち時間を有するように設計されておらず、プロトコルを維持する。

【００１８】両方向で信号をラッチする必要から生じる待ち時間の問題を克服するために、本発明のＰＣＩインターフェース４８には、ＰＣＩバス３０に結合されるＰ
ＣＩインターフェース論理デバイス７０が設けられる。
下で詳細に説明するように、ＰＣＩインターフェース論理デバイス７０は、外部ＰＣＩ制御信号とスレーブ制御信号を監視し、ＰＣＩバス・プロトコルに従ってＰＣＩ
バス３０上の制御信号を駆動する。

【００１９】ＰＣＩインターフェース論理デバイス７０
の構成は、この実施例のＰＣＩバス３０の例など、ＰＣ
Ｉインターフェース論理デバイス７０が使用されている特定のバスに固有である。 ＰＣＩバス・プロトコルを維持するために、ＳＴＯＰ＃信号、ＤＥＶＳＥＬ＃信号およびＴＲＤＹ＃信号のそれぞれについて、状態機械を設ける。 ＰＣＩバス・プロトコルに従う制御信号の監視と駆動という機能を実行するための状態機械の構成は、当業者であれば容易に達成できる。

【００２０】ＰＣＩスレーブ６４、６６および６８のラッチされるＰＣＩバス６２へのインターフェースに起因する問題には、（１）外部ＦＲＡＭＥ＃がデアサートされた状態でスレーブのＴＲＤＹ＃がアサートされる時にスレーブがバーストの試みを停止すること、（２）非バースト転送、（３）外部ＦＲＡＭＥ＃がデアサートされる前にスレーブのＴＲＤＹ＃がアサートされる時にスレーブがバーストの試みを停止すること、などが含まれる。

【００２１】ＰＣＩの信号とバス・プロトコルは、当業者に周知であるが、図４ないし図９のタイミング図に示された信号の意味を、簡単に説明する。

【００２２】ＦＲＡＭＥ＃信号は、マスタがトランザクションを開始しようとしていることをスレーブに示すために、マスタ（または「イニシエータ」）によってアサートされる。

【００２３】ＩＲＤＹ＃（Initiator Ready、イニシエータ作動可能）信号は、マスタがデータの送受の準備ができていることを示すために、マスタによってアサートされる。

【００２４】ＤＥＶＳＥＬ＃（Device Select、デバイス選択）信号は、あるスレーブがマスタとのトランザクションを実行するために選択されたデバイスであることをそのスレーブが知ったことの通知をマスタに送るために、スレーブによってアサートされる。

【００２５】ＴＲＤＹ＃（Target Ready、ターゲット作動可能）信号は、スレーブ（または「ターゲット」）がデータの送受の準備ができていることを示すために、スレーブによってアサートされる。

【００２６】ＳＴＯＰ＃信号は、スレーブがトランザクションを処理できないことをマスタに示すために、スレーブによってアサートされる。

【００２７】本発明の実施例では、ＰＣＩインターフェース論理デバイス７０が、６つの異なる状況の下でＤＥ
ＶＳＥＬ＃、ＳＴＯＰ＃およびＴＲＤＹ＃信号（これらの信号はスレーブから送られる）の制御を行う。 第１の状況は、ＰＣＩマスタ４２が遅延ＩＲＤＹ＃を用いて非バーストのスレーブ（ＰＣＩスレーブ６４など）へのバーストを試みる時である。 この状況のタイミング図を、
図４に示す（どのタイミング図でも、接頭辞"L_"は、ブリッジ・チップ３４の内部にラッチされた信号を意味し、接頭辞がない場合は、ブリッジ・チップ３４の外部のラッチされない信号を示す。また、破線は、ＰＣＩインターフェース論理デバイス７０によって駆動された信号を示す）。 ＰＣＩスレーブ６４は、その転送がバースト転送と非バースト転送のどちらであるかを知らないので、ＰＣＩスレーブ６４は、そのサイクルの第４クロックでＬ＿ＳＴＯＰ＃をアサートする。 ＳＴＯＰ＃信号が、そのサイクルの第５クロックにチップからＰＣＩバス３０へ送られる。 データを送るために、ＰＣＩマスタ４２が、ＩＲＤＹ＃信号をアクティブに駆動する。 また、ＰＣＩマスタ４２は、第６クロックにアサートされたＳＴＯＰ＃を見、したがって、そのサイクルを終了するためにＦＲＡＭＥ＃をインアクティブに駆動する。 信号ＴＲＤＹ＃は、１クロックだけアサートされなければならない。 というのは、ＰＣＩスレーブ６４がバースト転送をサポートしないからである。 したがって、ＰＣＩ
インターフェース論理デバイス７０は、第６クロックにＴＲＤＹ＃をデアサートする。 ＦＲＡＭＥ＃がデアサートされた後に、ＰＣＩプロトコルでは、ＤＥＶＳＥＬ
＃、ＴＲＤＹ＃およびＳＴＯＰ＃（スレーブ信号）のすべてがデアサートされることが必要である。 したがって、ＰＣＩプロトコルでは、ＳＴＯＰ＃とＤＥＶＳＥＬ
＃信号を、ＦＲＡＭＥ＃のデアサートの後のクロックすなわち、第７クロックにデアサートする必要がある。 本発明のＰＣＩインターフェース論理デバイス７０がない場合、これらの信号は、第９クロックまでインアクティブに駆動されないはずである。 というのは、ラッチされたＬ＿ＦＲＡＭＥ＃信号が、第７クロックまでＰＣＩスレーブ６４に見えず、これに対する応答が第８クロックになり、第９クロックにチップから送られるからである。 したがって、ＰＣＩスレーブ６４は、ＰＣＩバス・
プロトコルに従って応答するのに十分な時間でサイクルを終了しなければならないことを知らされない。

【００２８】ラッチされない（外部の）制御信号を監視しているＰＣＩインターフェース論理デバイス７０は、
サイクルの終了を必要とする状況の際にインアクティブのＦＲＡＭＥ＃信号を認識する。 したがって、ＰＣＩインターフェース論理デバイス７０は、第７クロックにＳ
ＴＯＰ＃、ＤＥＶＳＥＬ＃およびＴＲＤＹ＃をインアクティブに駆動し、これによってＰＣＩバス・プロトコルを維持する。

【００２９】他の５つの状況で制御信号を駆動するためのＰＣＩインターフェース論理デバイス７０の動作は、
上の説明と残りのタイミング図から明白になるはずである。 たとえば、図５の状況は、ＰＣＩマスタ４２が、遅延ＩＲＤＹ＃を用いて非バーストのスレーブ６４へのバーストを試み、そのサイクルをターゲットの打切り（ab
ort）で終了させなければならない時に発生する。 ターゲットの打切りは、スレーブがＬ＿ＤＥＶＳＥＬ＃をデアサートし、Ｌ＿ＳＴＯＰ＃をアサートすることによって定義される。 第５クロックでＳＴＯＰ＃信号を受け取った後に、マスタがＦＲＡＭＥ＃信号をインアクティブに駆動する。 このＳＴＯＰ＃信号は、バス・プロトコルを維持するために、次のクロックにＰＣＩインターフェース論理デバイス７０によってインアクティブに駆動されなければならない（ＤＥＶＳＥＬ＃とＴＲＤＹ＃は、
既にインアクティブになっている）。

【００３０】第３の状況（図６）は、ＰＣＩマスタ４２
が即時ＩＲＤＹ＃を用いてバーストを行っており、ＰＣ
Ｉスレーブ６４がＬ＿ＤＥＶＳＥＬ＃をインアクティブに駆動し、Ｌ＿ＳＴＯＰ＃をアクティブに駆動することによってターゲット打切りを実行する時に発生する。 この場合、ＰＣＩバス・プロトコルによれば、ＦＲＡＭＥ
＃信号をアクティブに駆動し（ＰＣＩマスタ４２によって行われる）、ターゲット打切りの後にＦＲＡＭＥ＃信号がインアクティブに駆動された１クロック後に、ＳＴ
ＯＰ＃信号をインアクティブに駆動する（ＰＣＩインターフェース論理デバイス７０によって）ことが必要である。 ラッチされない信号を監視しているＰＣＩインターフェース論理デバイス７０は、ＤＥＶＳＥＬ＃とＴＲＤ
Ｙ＃が既にインアクティブであるから、ＳＴＯＰ＃信号をインアクティブに駆動するだけで良い。

【００３１】第４の状況（図７）は、ＰＣＩマスタ４２
が遅延ＩＲＤＹ＃信号を用いて非バースト転送を実行し、ターゲット打切りがある時に発生する。 この場合、
ＰＣＩマスタ４２は、ＳＴＯＰ＃信号がアクティブになるのを知った後に、ＦＲＡＭＥ＃信号をインアクティブに駆動する。 ＦＲＡＭＥ＃がデアサートされた１クロック後に、バス・プロトコルを維持するために、もう一度ＰＣＩインターフェース論理デバイス７０によってＳＴ
ＯＰ＃信号がインアクティブに駆動される。 そうでないと、さらに２クロック・サイクルの間ＰＣＩバス３０上でＬ＿ＳＴＯＰ＃信号がインアクティブに駆動されなくなり、ＰＣＩバス・プロトコルに違反することになる。

【００３２】第５の状況（図８）は、ＰＣＩマスタ４２
が非バースト転送を実行し、ターゲット打切りがない時に発生する。 この場合、ＰＣＩスレーブ６４は、第４クロックにＬ＿ＳＴＯＰ＃をアサートし、ＰＣＩマスタ４
２は第５クロックにこれをＳＴＯＰ＃として検出する。
ＰＣＩマスタ４２は、第６クロックにＦＲＡＭＥ＃をデアサートすることによって応答する。 第６クロックにＦ
ＲＡＭＥ＃信号がデアサートされるので、ＳＴＯＰ＃信号、ＴＲＤＹ＃信号およびＤＥＶＳＥＬ＃信号は、すべてが第７クロックにデアサートされなければならない。
ＰＣＩスレーブ６４は、信号のラッチが原因でこれらの信号を十分すばやくインアクティブに駆動することができないので、ＰＣＩインターフェース論理デバイス７０
が、これらの信号をインアクティブに駆動して、ＰＣＩ
バス・プロトコルを維持する。

【００３３】第６の状況（図９）は、マスタが、即時Ｉ
ＲＤＹ＃信号を用いて、非バーストのＰＣＩスレーブ６
４にバースト転送を行う時に発生する。 第４クロックにＰＣＩスレーブ６４がＬ＿ＳＴＯＰ＃信号をアサートし、ＰＣＩマスタ４２はこれを第５クロックに検出して、ＦＲＡＭＥ＃をデアサートする。 ＦＲＡＭＥ＃がデアサートされた後に、ＰＣＩバス・プロトコルを維持するために、第６クロックにＤＥＶＳＥＬ＃とＳＴＯＰ＃
をインアクティブに駆動しなければならない。 この場合、ＴＲＤＹ＃は既にインアクティブになっている。

【００３４】まとめとして、本発明の構成に関して以下の事項を開示する。

【００３５】（１）第１バスと、マスタ・スレーブ制御信号を転送し、指定されたバス・プロトコルを有する第２バスと、第２バスに結合された少なくとも１つのマスタと、第１バスおよび第２バスをインターフェースするために第１バスと第２バスとの間に結合されたブリッジとを含み、前記ブリッジが、ラッチされたマスタ・スレーブ制御信号を転送する、内部でラッチされる第３バスと、少なくとも１つのスレーブと、第２バスと第３バスとの間に結合され、第２バスから受け取るマスタ・スレーブ制御信号と第３バスから受け取るラッチされたマスタ・スレーブ制御信号とをラッチするラッチと、第２バスと第３バスとの間に結合され、第２バス上の制御信号の状態を監視し、監視される制御信号の特定の所定の状態に応答して、バス・プロトコルに従って第２バス上の制御信号のうちの少なくとも１つを駆動する、論理デバイスとを含む、コンピュータ・システム。 （２）第２バスが、ＰＣＩ（peripheral controller in
terconnect）バスであり、バス・プロトコルが、ＰＣＩ
バス・プロトコルであることを特徴とする、上記（１）
に記載のシステム。 （３）スレーブが、ＰＣＩスレーブであることを特徴とする、上記（２）に記載のシステム。 （４）第３バスが、内部的にラッチされたＰＣＩバスであることを特徴とする、上記（３）に記載のシステム。 （５）制御信号が、ターゲット作動可能信号、デバイス選択信号および停止信号を含み、論理デバイスが、監視される制御信号の特定の所定の状態に応答してこれらの制御信号のうちの少なくとも１つを駆動することを特徴とする、上記（４）に記載のシステム。 （６）監視される制御信号が、フレーム信号とイニシエータ作動可能信号とを含むことを特徴とする、上記（５）に記載のシステム。 （７）ブリッジが、低速ＣＭＯＳ技術によって形成されることを特徴とする、上記（６）に記載のシステム。 （８）論理デバイスが、ターゲット作動可能信号、デバイス選択信号および停止信号のそれぞれについて別々の状態機械を含むことを特徴とする、上記（５）に記載のシステム。 （９）所定の状態が、フレーム信号のデアサートを含み、論理デバイスが、フレーム信号のデアサートに応答して、アクティブなターゲット作動可能信号、デバイス選択信号および停止信号をインアクティブに駆動することを特徴とする、上記（６）に記載のシステム。 （１０）第１バスと第２バスとをインターフェースするため第１バスと第２バスとの間に結合されたブリッジであって、第２バスが、マスタ・スレーブ制御信号を転送し、バスに結合されたマスタと指定されたバス・プロトコルとを有し、ラッチされたマスタ・スレーブ制御信号を転送する内部的にラッチされる第３バスと、少なくとも１つのスレーブと、第２バスと第３バスとの間に結合され、第２バスから受け取るマスタ・スレーブ制御信号と第３バスから受け取るラッチされたマスタ・スレーブ制御信号とをラッチするラッチと、第２バスと第３バスとの間に結合され、第２バス上の制御信号の状態を監視し、監視される制御信号の特定の所定の状態に応答して、バス・プロトコルに従って第２バス上の制御信号のうちの少なくとも１つを駆動する論理デバイスとを含む、ブリッジ。 （１１）第２バスが、ＰＣＩ（peripheral controller
interconnect）バスであり、バス・プロトコルが、ＰＣ
Ｉバス・プロトコルであることを特徴とする、上記（１
０）に記載のブリッジ。 （１２）スレーブが、ＰＣＩスレーブであることを特徴とする、上記（１１）に記載のブリッジ。 （１３）第３バスが、内部的にラッチされたＰＣＩバスであることを特徴とする、上記（１２）に記載のブリッジ。 （１４）制御信号が、ターゲット作動可能信号、デバイス選択信号および停止信号を含み、論理デバイスが、監視される制御信号の特定の所定の状態に応答してこれらの制御信号のうちの少なくとも１つを駆動することを特徴とする、上記（１３）に記載のブリッジ。 （１５）監視される制御信号が、フレーム信号とイニシエータ作動可能信号とを含むことを特徴とする、上記（１４）に記載のブリッジ。 （１６）ブリッジが、低速ＣＭＯＳ技術によって形成されることを特徴とする、上記（１５）に記載のブリッジ。 （１７）論理デバイスが、ターゲット作動可能信号、デバイス選択信号および停止信号のそれぞれについて別々の状態機械を含むことを特徴とする、上記（１４）に記載のブリッジ。 （１８）所定の状態が、フレーム信号のデアサートを含み、論理デバイスが、フレーム信号のデアサートに応答して、アクティブなターゲット作動可能信号、デバイス選択信号および停止信号をインアクティブに駆動することを特徴とする、上記（１５）に記載のブリッジ。

【００３６】

【発明の効果】上の例から認められるように、本発明は、ラッチされない外部の制御信号を監視し、特定の状況の下で、ＰＣＩバス・プロトコルに従ってＰＣＩバス３０上の外部スレーブ信号の駆動という作業を行う、Ｐ
ＣＩインターフェース論理デバイス７０を提供する。 これによって、ＰＣＩバス・プロトコルを維持しながら、
ＰＣＩスレーブ６４、６６および６８を含むブリッジ・
チップ３４を、ラッチされた信号を用いて低速の比較的安価な技術で実施できる。

【図面の簡単な説明】

【図１】本発明のコンピュータ・システムの透視図である。

【図２】本発明の実施例に従って構成された、図１のコンピュータ・システムのブロック図である。

【図３】本発明の実施例に従って構成されたブリッジ・
チップのブロック図である。

【図４】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【図５】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【図６】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【図７】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【図８】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【図９】ある状況に関するＰＣＩバスと本発明のブリッジ・チップの間の信号転送の例のタイミング図である。

【符号の説明】

１０ コンピュータ １２ コンソール筐体 １４ ビデオ表示装置 １６ キーボード １８ ケーブル ２０ フロッピー・ディスク駆動装置 ２２ ＣＤ−ＲＯＭ駆動装置 ３０ ＰＣＩバス ３２ ＩＳＡバス ３４ ブリッジ・チップ ３６ ＩＳＡマスタ ３８ ＩＳＡスレーブ ４０ ＰＣＩメモリ・スレーブ ４２ ＰＣＩマスタ ４４ ＩＳＡインターフェース ４６ 内部システム・バス ４８ ＰＣＩインターフェース ５０ ＤＭＡコントローラ ５２ プログラム式入出力（ＰＩＯ）レジスタ ６０ ＰＣＩラッチ ６２ ラッチされるＰＣＩバス ６４ ＰＣＩスレーブ ６６ ＰＣＩスレーブ ６８ ＰＣＩスレーブ ７０ ＰＣＩインターフェース論理デバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アラン・ウォール アメリカ合衆国78750 テキサス州オース チン ジャンシー・ドライブ 8304 (72)発明者 エイミー・クリク アメリカ合衆国78750 テキサス州オース チン ジャンシー・ドライブ 8304 (72)発明者 ダニエル・アール・クローニン・ザ＝サー ド アメリカ合衆国33467 フロリダ州レー ク・ワースハットレス・ドライブ 6868